或非门- 维基百科,自由的百科全书
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或非门(英語:NOR gate)是数字逻辑中实现逻辑或非的逻辑门,功能见右侧真值表。
... 在绝大多数但不是所有的电路设计中,逻辑非的功能本身就包含在结构中,如CMOS ...
或非门
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基本逻辑门
緩衝
非
与
与非
或
或非
异或
同或
蘊含
蘊含非
输入A B
输出ANORB
0
0
1
0
1
0
1
0
0
1
1
0
或非门全加器
或非门(英語:NORgate)是数字逻辑中实现逻辑或非的逻辑门,功能见右侧真值表。
若输入均为低电平(0),则输出为高电平(1);若输入中至少有一个为高电平(1),则输出为低电平(0)。
或非是逻辑或加逻辑非得到的结果。
或非是一种具有函数完备性的运算,因此其他任何逻辑函数都能用或非门实现。
相比之下,逻辑或运算器是一种单调的运算器,其只能将低电平变为高电平,但不能将高电平变为低电平。
在绝大多数但不是所有的电路设计中,逻辑非的功能本身就包含在结构中,如CMOS和TTL等。
在这样的逻辑系列中,要实现或门,唯一的方法是用2个或更多的逻辑门来实现,如一个或非门加一个反相器,但一个重要的例外是多米诺逻辑(英语:dominologic),因为其结构中本身就没有反相逻辑。
目录
1概述
2硬件描述和引脚分配
2.1可用型号
3实现
3.1备选方案
4或非逻辑
5参见
概述[编辑]
下列包括逻辑门的3种符号:形状特征型符号(ANSI/IEEEStd91-1984)、IEC矩形国标符号(IEC60617-12)和不再使用的DIN符号(DIN40700)。
其他的逻辑门符号见逻辑门符号表。
表达式
符号
功能表
继电器逻辑
ANSI/IEEEStd91-1984
IEC60617-12
DIN40700
Y
=
A
+
B
¯
{\displaystyleY={\overline{A+B}}}
Y
=
A
∨
B
¯
{\displaystyleY={\overline{A\veeB}}}
Y
=
A
∨
¯
B
{\displaystyleY=A{\overline{\vee}}B}
A
B
Y
=
A
+
B
{\displaystyleY=A+B\,}
Y
=
A
+
B
¯
{\displaystyleY={\overline{A+B}}}
0
0
0
1
0
1
1
0
1
0
1
0
1
1
1
0
硬件描述和引脚分配[编辑]
或非门是基本的门电路,因此常用於晶体管-晶体管逻辑(TTL)和CMOS集成电路。
标准4000系列CMOS集成电路是4001,包含四个2输入或非门。
引脚分配如下:
4001四或非门DIP封装集成电路的引脚分配图
输入A1
输入B1
输出Q1
输出Q2
输入B2
输入A2
VSS
输入A3
输入B3
输出Q3
输出Q4
输入B4
输入A4
VDD
可用型号[编辑]
大多数半导体制造商都生产这种元件,如飞兆半导体公司、飞利浦、德州仪器,封装方式分为直插DIP封装和SOIC封装(英语:small-outlineintegratedcircuit)两种。
元件的数据表可在大多数元件数据库查询到。
常用的CMOS和TTL逻辑系列(英语:logicfamily)中,也有8输入或非门:
CMOS
4001:四2输入或非门
4025:三3输入或非门
4002:双4输入或非门
4078:单8输入或非门
TTL
7402:四2输入或非门
7427:三3输入或非门
7425:双4输入或非门(有闸门,已不再使用)
74260:双5输入或非门
744078:单8输入或非门
或非门在老式的RTL和ECL系列中很高效,使用非常普遍。
实现[编辑]
CMOS或非门的集成电路版图
上图展示了使用NMOS线路的2输入或非门的构造。
如果输入都是高电平,对应的NMOS就会接通,输出会被拉到低电平;反之输出会通过上拉电阻被拉到高电平。
下图展示了使用CMOS技术的2输入或非门。
输出端的二极管和电阻用来保护CMOS元件,以防其受到静电放电(ESD)的损害,从而在电路的逻辑功能中发挥不了作用。
无缓冲CMOS2输入或非门
备选方案[编辑]
与非门构建的或非门
或非门构建的与非门
如果没有专门的或非门,可以用与非门实现或非门,方法是将两个输入接在一起的与非门作为另外一个与非门的两个输入,然後在後者的输出接一个输入接在一起的与非门,即可实现或非门。
任何逻辑门都可以用与非门的组合或或非门的组合实现。
或非逻辑[编辑]
主条目:或非逻辑
与非门实现的或非门逻辑函数如下:
x
∨
¯
y
=
[
(
x
∧
¯
x
)
∧
¯
(
y
∧
¯
y
)
]
∧
¯
[
(
x
∧
¯
x
)
∧
¯
(
y
∧
¯
y
)
]
{\displaystylex{\overline{\lor}}y=\left[\left(x{\overline{\land}}x\right){\overline{\land}}\left(y{\overline{\land}}y\right)\right]{\overline{\land}}\left[\left(x{\overline{\land}}x\right){\overline{\land}}\left(y{\overline{\land}}y\right)\right]}
或非门具有函数完备性,和与非门一样可以仅用其实现其他所有的逻辑功能。
NOT(非)
x
¯
{\displaystyle{\overline{x}}}
≡
{\displaystyle\equiv}
x
∨
¯
x
{\displaystylex{\overline{\lor}}x}
AND(与)
x
∧
y
{\displaystylex\landy}
≡
{\displaystyle\equiv}
(
x
∨
¯
x
)
∨
¯
(
y
∨
¯
y
)
{\displaystyle\left(x{\overline{\lor}}x\right){\overline{\lor}}\left(y{\overline{\lor}}y\right)}
NAND(与非)
x
∧
¯
y
{\displaystylex{\overline{\land}}y}
≡
{\displaystyle\equiv}
[
(
x
∨
¯
x
)
∨
¯
(
y
∨
¯
y
)
]
∨
¯
[
(
x
∨
¯
x
)
∨
¯
(
y
∨
¯
y
)
]
{\displaystyle\left[\left(x{\overline{\lor}}x\right){\overline{\lor}}\left(y{\overline{\lor}}y\right)\right]{\overline{\lor}}\left[\left(x{\overline{\lor}}x\right){\overline{\lor}}\left(y{\overline{\lor}}y\right)\right]}
OR(或)
x
∨
y
{\displaystylex\lory}
≡
{\displaystyle\equiv}
(
x
∨
¯
y
)
∨
¯
(
x
∨
¯
y
)
{\displaystyle\left(x{\overline{\lor}}y\right){\overline{\lor}}\left(x{\overline{\lor}}y\right)}
NOR(或非)
x
∨
¯
y
{\displaystylex{\overline{\lor}}y}
≡
{\displaystyle\equiv}
x
∨
¯
y
{\displaystylex{\overline{\lor}}y}
XOR(异或)
x
∨
_
y
{\displaystylex{\underline{\lor}}y}
≡
{\displaystyle\equiv}
(
x
∨
¯
y
)
∨
¯
[
(
x
∨
¯
x
)
∨
¯
(
y
∨
¯
y
)
]
{\displaystyle\left(x{\overline{\lor}}y\right){\overline{\lor}}\left[\left(x{\overline{\lor}}x\right){\overline{\lor}}\left(y{\overline{\lor}}y\right)\right]}
XNOR(同或)
x
∨
_
¯
y
{\displaystylex{\overline{\underline{\lor}}}y}
≡
{\displaystyle\equiv}
[
(
x
∨
¯
y
)
∨
¯
x
]
∨
¯
[
(
x
∨
¯
y
)
∨
¯
y
]
{\displaystyle\left[\left(x{\overline{\lor}}y\right){\overline{\lor}}x\right]{\overline{\lor}}\left[\left(x{\overline{\lor}}y\right){\overline{\lor}}y\right]}
蕴涵
x
→
y
{\displaystylex\rightarrowy}
≡
{\displaystyle\equiv}
[
(
x
∨
¯
x
)
∨
¯
y
]
∨
¯
[
(
x
∨
¯
x
)
∨
¯
y
]
{\displaystyle\left[\left(x{\overline{\lor}}x\right){\overline{\lor}}y\right]{\overline{\lor}}\left[\left(x{\overline{\lor}}x\right){\overline{\lor}}y\right]}
x
←
y
{\displaystylex\leftarrowy}
≡
{\displaystyle\equiv}
[
x
∨
¯
(
y
∨
¯
y
)
]
∨
¯
[
x
∨
¯
(
y
∨
¯
y
)
]
{\displaystyle\left[x{\overline{\lor}}\left(y{\overline{\lor}}y\right)\right]{\overline{\lor}}\left[x{\overline{\lor}}\left(y{\overline{\lor}}y\right)\right]}
等价
x
↔
y
{\displaystylex\leftrightarrowy}
≡
{\displaystyle\equiv}
[
(
x
∨
¯
y
)
∨
¯
x
]
∨
¯
[
(
x
∨
¯
y
)
∨
¯
y
]
{\displaystyle\left[\left(x{\overline{\lor}}y\right){\overline{\lor}}x\right]{\overline{\lor}}\left[\left(x{\overline{\lor}}y\right){\overline{\lor}}y\right]}
重言式
T
{\displaystyle{\mathsf{T}}}
≡
{\displaystyle\equiv}
[
(
x
∨
¯
x
)
∨
¯
x
]
∨
¯
[
(
x
∨
¯
x
)
∨
¯
x
]
{\displaystyle\left[\left(x{\overline{\lor}}x\right){\overline{\lor}}x\right]{\overline{\lor}}\left[\left(x{\overline{\lor}}x\right){\overline{\lor}}x\right]}
矛盾式
⊥
{\displaystyle\perp}
≡
{\displaystyle\equiv}
(
x
∨
¯
x
)
∨
¯
x
{\displaystyle\left(x{\overline{\lor}}x\right){\overline{\lor}}x}
参见[编辑]
维基共享资源中相关的多媒体资源:或非门
查论编数字电路概念
数字信号
布尔代数
開關
组合逻辑电路
时序逻辑电路
同步
異步
真值表
卡诺图
有限状态机
米利机
摩尔机
硬件模块
邏輯閘
与
或
非
同
与非
或非
异或
同或
蘊含
TTL
74190
CMOS
加法器
乘法器
编码器
译码器
数据选择器
锁存器
寄存器
触发器
RS
D
JK
T
儲存裝置
ROM
RAM
類比數位轉換器
數位類比轉換器
IC、VLSI
定制程度(半、全)
PLD
PAL
PLA
GAL
CPLD
FPGA
ASIC
设计
验证
电子设计自动化(EDA)
硬件描述语言
Verilog
VHDL
逻辑综合
硬件验证语言
SystemVerilog
查论编逻辑联结词
恆真(
⊤
{\displaystyle\top}
)
与非(
↑
{\displaystyle\uparrow}
)
反蕴涵(
←
{\displaystyle\leftarrow}
)
蕴涵(
→
{\displaystyle\rightarrow}
)
或(
∨
{\displaystyle\lor}
)
非(
¬
{\displaystyle\neg}
)
异或(
⊕
{\displaystyle\oplus}
)
双条件(
↔
{\displaystyle\leftrightarrow}
)
命题
或非(
↓
{\displaystyle\downarrow}
)
非蕴涵(
↛
{\displaystyle\nrightarrow}
)
反非蕴涵(
↚
{\displaystyle\nleftarrow}
)
与(
∧
{\displaystyle\land}
)
恆假(
⊥
{\displaystyle\bot}
)
取自“https://zh.wikipedia.org/w/index.php?title=或非门&oldid=70490344”
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