TTL邏輯電路多餘的輸入端該如何處理?能否懸空? - 人人焦點

（2）或門、或非門：多餘的輸入端輸入低電平對邏輯功能無影響，可做以下方式處理：①接低電平（地）；②串聯小於1kΩ電阻接地。

注意：串聯電阻應遠小於1kΩ ... 人人焦點 影視 健康 歷史 數碼 遊戲 美食 時尚 旅遊 運動 星座 情感 動漫 科學 寵物 家居 文化 教育 故事 TTL邏輯電路多餘的輸入端該如何處理?能否懸空? 2021-01-08技術閒聊 TTL電路中的TTL是Transistor-Transistor-Logic的英文縮寫，指的是電晶體邏輯電路。

TTL邏輯電路，內部是由晶體三極體電路組成的，其輸入端由發射極輸入，根據TTL電路的特性可知，只有當輸入電壓小於三極體的閾值電壓UTH時，三極體才導通，也就是說輸入低電平時三極體才導通；當輸入高電平時，由於BE無壓差或壓差小於UTH，三極體截止。

由三極體的阻抗特性可知，當輸入端串聯電阻時，會影響TTL電路的輸入電壓，當輸入端串聯電阻大於1kΩ時，即使串聯電阻後接地，其輸入端的電壓相當於高電平，三極體是截止的。

也就是說，即使輸入端懸空，也相當於認爲高電平狀態。

因此，TTL電路多餘的輸入端的處理方式爲：（1）與門、與非門：多餘的輸入端輸入高電平對邏輯功能無影響，可做以下方式處理：①將多餘的輸入端串聯限流電阻接高電平（電源VCC）；②多餘的輸入端與有用的輸入端並聯使用，比如3輸入端的與門電路只是用兩個，可將第三個沒有使用的輸入端與1或2並聯使用；③多餘的輸入端直接懸空，由TTL電路可知，直接懸空也是相當於輸入高電平的，因此可直接懸空；④多餘的輸入端串聯大於1kΩ的電阻接地，串聯大於1kΩ的電阻接地也是相當於輸入高電平，因此，從原理上來說也是可以。

但是爲了提高電路可靠性，提高TTL電路的抗干擾能力，最好不要採用直接懸空或串聯大於1kΩ的電阻接地的方法。

（2）或門、或非門：多餘的輸入端輸入低電平對邏輯功能無影響，可做以下方式處理：①接低電平（地）；②串聯小於1kΩ電阻接地。

注意：串聯電阻應遠小於1kΩ以提高抗干擾能力。

最好方法直接接地即可。

這時多餘的輸入端是不允許懸空的，懸空相當於高電平就會影響邏輯功能。

拓展：CMOS邏輯電路多餘的輸入端是絕對不允許懸空處理的！CMOS邏輯電路，內部是由MOS管電路組成的，MOS管是壓控元件，其控制端電流很小，輸入阻抗極高，多餘的輸入端懸空很容易受到外界的干擾。

總結：TTL邏輯電路多餘的輸入端在不影響邏輯功能的的情況下是可以懸空處理的，但是爲了養成習慣和提高電路可靠性，輸入端最好不要懸空；而CMOS邏輯電路多餘的輸入端完全不允許懸空處理，會直接受到干擾而影響功能。

以上是本人觀點，大家有什麼看法，歡迎留言，謝謝 相關焦點 如何正確處理CMOS和TTL集成門電路多餘輸入端? CMOS和TTL集成門電路在實際使用時經常遇到這樣一個問題，即輸入端有多餘的，如何正確處理這些多餘的輸入端才能使電路正常而穩定的工作? TTL反相器的基本電路 因而，在保持邏輯功能不變的前提下，可以另外加若干元器件以改善其動態性能，如減少由於BJT基區電荷存儲效應和負載電容所引起的時延。

這需改變反相器輸入電路和輸出電路的結構，以形成TTL反相器的基本電路。

圖2表示TTL反相器的基本電路，該電路由三部分組成，即BJTT1組成電路的輸入級，T3、T4和二極體D組成輸出級，以及由T2組成的中間級作爲輸出級的驅動電路，將T2的單端輸入信號V12轉換爲互補的雙端輸出信號。

以驅動T3和T4。

電源小講堂TTL與CMOS的那些事 TTL型通信大多數情況下，是採用並行數據傳輸方式，而並行數據傳輸對於超過10英尺的距離就不適合了。

這是由於可靠性和成本兩面的原因。

因爲在並行接口中存在著偏相和不對稱的問題，這些問題對可靠性均有影響。

TTL電路不使用的輸入端懸空爲高電平。

　　輸出高電平>2.4V，輸出低電平<0.4V。

在室溫下，一般輸出高電平是3.5V，輸出低電平是0.2V。

組合邏輯電路和時序邏輯電路比較_組合邏輯電路和時序邏輯電路有... > 　　組合邏輯電路和時序邏輯電路都是數字電路，組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原來的狀態無關。

而時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決於當時的輸入信號，而且還取決於電路原來的狀態，或者說，還與以前的輸入有關。

　　本文主要介紹了組合邏輯電路和時序邏輯電路比較以及組合邏輯電路和時序邏輯電路的區別是什麼，跟隨小編一起來了解一下。

TTL電平、CMOS電平、RS232通信電平的概念及區別 CMOS電路輸出高電平約爲0.9Vcc，而輸出低電平約爲0.1Vcc。

　　CMOS電路不使用的輸入端不能懸空，會造成邏輯混亂。

　　TTL電路不使用的輸入端懸空爲高電平　　另外，CMOS集成電路電源電壓可以在較大範圍內變化，因而對電源的要求不像TTL集成電路那樣嚴格。

LVDS,TTL,RSDS接口樣式的區別方法 最小輸入高電平和低電平：輸入高電平>=2.0V，輸入低電平=0.8V，噪聲容限是0.4V。

2、CMOS電平：邏輯電平電壓接近於電源電壓，0邏輯電平接近於0V。

而且具有很寬的噪聲容限。

3)COMS電路的鎖定效應：COMS電路由於輸入太大的電流，內部的電流急劇增大，除非切斷電源，電流一直在增大。

這種效應就是鎖定效應。

當產生鎖定效應時，COMS的內部電流能達到40mA以上，很容易燒毀晶片。

防禦措施：1)在輸入端和輸出端加鉗位電路，使輸入和輸出不超過不超過規定電壓。

基本的邏輯電路有哪些_想要的邏輯電路都在這 邏輯電路簡介 　　邏輯電路是一種離散信號的傳遞和處理， 爲什麼TTL反相器可以改善動態性能? 因而，在保持邏輯功能不變的前提下，可以另外加若干元器件以改善其動態性能，如減少由於BJT基區電荷存儲效應和負載電容所引起的時延。

這需改變反相器輸入電路和輸出電路的結構，以形成TTL反相器的基本電路。

圖2表示TTL反相器的基本電路，該電路由三部分組成，即BJTT1組成電路的輸入級，T3、T4和二極體D組成輸出級，以及由T2組成的中間級作爲輸出級的驅動電路，將T2的單端輸入信號V12轉換爲互補的雙端輸出信號。

以驅動T3和T4。

74ls373引腳圖及功能_工作原理_邏輯電路真值表_參數及應用電路 3、4、7、8、13、14、17、18如何，也不管11腳（鎖存控制端，G）如何，輸出2（Q0）、5（Q1）、6（Q2）、9（Q3）、12（Q4）、15（Q5）、16（Q6）、19（Q7）全部呈現高阻狀態（或者叫浮空狀態）; 　　（2）。

二(2)輸入端CMOS或非門電路 2輸入端CMOS或非門電路。

其中包括兩個並聯的N溝道增強型MOS管和兩個串聯的P溝道增強型MOS管。

　　當輸入端A、B中只要有一個爲高電平時，就會使與它相連的NMOS管導通，與它相連的PMOS管截止，輸出爲低電平；僅當A、B全爲低電平時，兩個並聯NMOS管都截止，兩個串聯的PMOS管都導通，輸出爲高電平 CMOS和TTL器件大比拼 1、TTL電路是電流控制器件，而COMS電路是電壓控制器件。

CMOS是場效應管構成，TTL爲雙極電晶體構成。

COMS的邏輯電平範圍比較大（5～15V），TTL只能在5V下工作。

CMOS的高低電平之間相差比較大、抗干擾性強，TTL則相差小，抗干擾能力差。

CMOS功耗很小，TTL功耗較大（1～5mA/門）。

RS232電平、CMOS電平、TTL電平是什麼?區別是什麼? 輸入L：<1.2V；H：>2.0VTTL器件輸出低電平要小於0.8V，高電平要大於2.4V。

輸入，低於1.2V就認爲是0，高於2.0就認爲是1。

於是TTL電平的輸入低電平的噪聲容限就只有(0.8-0)/2=0.4V，高電平的噪聲容限爲(5-2.4)/2=1.3V。

電子人必備基礎知識:數字電路之組合邏輯電路 關於組合邏輯電路用數位訊號完成對數字量進行算術運算和邏輯運算的電路稱爲數字電路，或數字系統。

由於它具有邏輯運算和邏輯處理功能，所以又稱數字邏輯電路。

數字電路根據邏輯功能的不同特點，可以分成兩大類，一類叫組合邏輯電路（簡稱組合電路），另一類叫做時序邏輯電路（簡稱時序電路）。

組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原來的狀態無關。

數字電路之如雷貫耳的「邏輯電路」 於是，我們把處理連續信息的——模擬信號的電路稱作"模擬電路"，把處理離散信息——數位訊號的電路稱作"數字電路"。

邏輯電路的基本要素只有AND電路、OR電路和NOT電路這三種，通過這三種電路的不同組合可以做出具有各種功能的電路。

邏輯電路使用邏輯表達式和電路符號（這裡使用MIL符號，其他還有JIS符號）進行表示。

另外，我們把邏輯電路的輸入信號和輸出信號的一覽表稱爲真值表。

下面我們對3種基本邏輯電路進行說明。

FPGA電路組合邏輯設計中的毛刺如何解決 打開APPFPGA電路組合邏輯設計中的毛刺如何解決csdn發表於2020-03-2910:27:00和所有的數字電路一樣，毛刺也是FPGA電路中的棘手問題，它的出現會影響電路工作的穩定性，可靠性，嚴重時會導致整個數字系統的誤動作和邏輯紊亂。

ccd信號處理電路 紅外CCD信號處理電路的設計摘　要:由於紅外CCD的輸出爲高背景、寬動態範圍的信號,所以在該信號的處理電路中,去除直流高背景和自動增益對於濾除背景噪聲、提取目標信號必不可少.通過分析紅外CCD信號處理電路的設計要求,介紹了應用於該信號處理的幾種常用電路的設計方法. 74ls20怎麼用(74ls20引腳圖_內部邏輯結構及應用電路) 打開APP74ls20怎麼用（74ls20引腳圖_內部邏輯結構及應用電路）發表於2018-04-0911:16:19 基礎組合邏輯電路之邊沿觸發的D觸發器 邊沿觸發器的電路結構可使觸發器在CP脈衝有效觸發沿到來前一瞬間接收信號，在有效觸發沿到來後產生狀態轉換，這種電路結構的觸發器大大提高了抗干擾能力和電路工作的可靠性。

下面以維持阻塞D觸發器爲例介紹邊沿觸發器的工作原理。

邏輯圖結構維持阻塞式邊沿D觸發器的邏輯圖。

CD4518邏輯功能測試電路的研究 其引腳功能：①1CP,2CP:時鐘輸入端，上升沿有效。

②1EN,2EN:時鐘輸入端，下降沿有效。

③1CR,2CR:直接置零(復位)端。

④1Q0~1Q3,2Q0~2Q3:四位觸發器輸出端(BCD碼)。

⑤VDD:電源正極。

⑥Vss:電源負極。

ttl傳輸中過期可能是什麼原因_ttl傳輸中過期怎麼解決 當記數到0時，路由器決定丟棄該包，並發送一個ICMP報文給最初的發送者。

　　在網絡中主要是指ping網速中的TTL數值，ping命令相信熟悉網絡的朋友都不會陌生，也爲大家介紹過不少ping命令相關知識，在網絡應用中，ping網速與IP位址等都是非常常用的命令，通過pingip或網址可以知道網絡是否暢通或者網絡傳輸質量如何等，是網絡技術人員常用的檢測網絡命令。