TTL和CMOS的區別 - IT人

1.CMOS是場效電晶體構成，TTL為雙極電晶體構成 · 2.COMS的邏輯電平範圍比較大（5～15V），TTL只能在5V下工作 · 3.CMOS的高低電平之間相差比較大、抗干擾性強 ... Togglenavigation IT人 IT人 TTL和CMOS的區別 whalefall發表於 2018-04-27 什麼是TTL電平，什麼是CMOS電平，他們的區別(一)TTL高電平3.6~5V，低電平0V~2.4V CMOS電平Vcc可達到12V CMOS電路輸出高電平約為0.9Vcc，而輸出低電平約為 0.1Vcc。

 CMOS電路不使用的輸入端不能懸空，會造成邏輯混亂。

 TTL電路不使用的輸入端懸空為高電平 另外，CMOS積體電路電源電壓可以在較大範圍內變化，因而對電源的要求不像TTL積體電路那樣嚴格。

 用TTL電平他們就可以相容(二)TTL電平是5V，CMOS電平一般是12V。

 因為TTL電路電源電壓是5V，CMOS電路電源電壓一般是12V。

 5V的電平不能觸發CMOS電路，12V的電平會損壞TTL電路，因此不能互相相容匹配。

(三)TTL電平標準 輸出L：<0.8V；H：>2.4V。

 輸入L：<1.2V；H：>2.0V TTL器件輸出低電平要小於0.8V，高電平要大於2.4V。

輸入，低於1.2V就認為是0，高於2.0就認為是1。

 CMOS電平： 輸出L：<0.1*Vcc；H：>0.9*Vcc。

 輸入L：<0.3*Vcc；H：>0.7*Vcc. 一般微控制器、DSP、FPGA他們之間管教能否直接相連.一般情況下，同電壓的是可以的，不過最好是要好好查查技術手冊上的VIL,VIH,VOL,VOH的值，看是否能夠匹配（VOL要小於VIL，VOH要大於VIH，是指一個連線當中的）。

有些在一般應用中沒有問題，但是引數上就是有點不夠匹配，在某些情況下可能就不夠穩定，或者不同批次的器件就不能執行。

 例如：74LS的器件的輸出，接入74HC的器件。

在一般情況下都能好好執行，但是，在引數上卻是不匹配的，有些情況下就不能執行。

  74LS和54系列是TTL電路，74HC是CMOS電路。

如果它們的序號相同，則邏輯功能一樣，但電氣效能和動態效能略有不同。

如，TTL的邏輯高電平為>  2.7V,CMOS為>  3.6V。

如果CMOS電路的前一級為TTL則隱藏著不可靠隱患，反之則沒問題。

*****************************************************************************************************************TTL電平：   輸出高電平  〉2.4V         輸出低電平 〈0.4V  在室溫下，一般輸出高電平是3.5V  輸出低電平是0.2V。

   最小輸入高電平和低電平   輸入高電平  〉=2.0V          輸入低電平  《=0.8V   它的噪聲容限是0.4V.CMOS電平：  1邏輯電平電壓接近於電源電壓，0邏輯電平接近於0V。

而且具有很寬的噪聲容限。

電平轉換電路：因為TTL和COMS的高低電平的值不一樣（ttl 5v《＝＝》cmos 3。

3v），所以互相連線時需要電平的轉換：就是用兩個電阻對電平分壓，沒有什麼高深的東西。

OC門，即集電極開路閘電路，它必須外界上拉電阻和電源才能將開關電平作為高低電平用。

否則它一般只作為開關大電壓和大電流負載，所以  又叫做驅動閘電路。

TTL和COMS電路比較：1、TTL電路是電流控制器件，而coms電路是電壓控制器件。

2、TTL電路的速度快，傳輸延遲時間短(5-10ns)，但是功耗大。

   COMS電路的速度慢，傳輸延遲時間長(25--50ns),但功耗低。

   COMS電路本身的功耗與輸入訊號的脈衝頻率有關，頻率越高，晶片集越熱，這是正常現象。

3、COMS電路的鎖定效應：   COMS電路由於輸入太大的電流，內部的電流急劇增大，除非切斷電源，電流一直在增大。

這種效應就是鎖定效應。

當產生鎖定效應時，COMS的內部電流能達到40mA以上，很容易燒燬晶片。

防禦措施：  (1)、在輸入端和輸出端加鉗位電路，使輸入和輸出不超過不超過規定電壓。

  (2)、晶片的電源輸入端加去耦電路，防止VDD端出現瞬間的高壓。

  (3)、在VDD和外電源之間加線流電阻，即使有大的電流也不讓它進去。

  (4)、當系統由幾個電源分別供電時，開關要按下列順序：開啟時，先開啟COMS電路得電源，再開啟輸入訊號和負載的電源；關閉時，先關閉輸入訊號和負載的電源，再關閉COMS電路的電源。

4、COMS電路的使用注意事項  (1)、COMS電路時電壓控制器件，它的輸入總抗很大，對干擾訊號的捕捉能力很強。

所以，不用的管腳不要懸空，要接上拉電阻或者下拉電阻，給它一個恆定的電平。

  (2)、輸入端接低內組的訊號源時，要在輸入端和訊號源之間要串聯限流電阻，使輸入的電流限制在1mA之內。

  (3)、當接長訊號傳輸線時，在COMS電路端接匹配電阻。

  (4)、當輸入端接大電容時，應該在輸入端和電容間接保護電阻。

電阻值為R=V0/1mA.V0是外界電容上的電壓。

  (5)、COMS的輸入電流超過1mA，就有可能燒壞COMS。

    5、TTL閘電路中輸入端負載特性（輸入端帶電阻特殊情況的處理）：  1、懸空時相當於輸入端接高電平。

因為這時可以看作是輸入端接一個無窮大的電阻。

  2、在閘電路輸入端串聯10K電阻後再輸入低電平，輸入端出呈現的是高電平而不是低電平。

因為由TTL閘電路的輸入端負載特性可知，只有在輸入端接的串聯電阻小於910歐時，它輸入來的低電平訊號才能被閘電路識別出來，串聯電阻再大的話輸入端就一直呈現高電平。

這個一定要注意。

COMS閘電路就不用考慮這些了。

6、TTL電路有集電極開路OC門，MOS管也有和集電極對應的漏極開路的OD門，它的輸出就叫做開漏輸出。

   OC門在截止時有漏電流輸出，那就是漏電流，為什麼有漏電流呢？那是因為當三機管截止的時候，它的基極電流約等於0，但是並不是真正的為0，經過三極體的集電極的電流也就不是真正的0，而是約0。

而這個就是漏電流。

   開漏輸出：OC門的輸出就是開漏輸出；OD門的輸出也是開漏輸出。

它可以吸收很大的電流，但是不能向外輸出的電流。

所以，為了能輸入和輸出電流，它使用的時候要跟電源和上拉電阻一齊用。

   OD門一般作為輸出緩衝/驅動器、電平轉換器以及滿足吸收大負載電流的需要。

7、什麼叫做圖騰柱，它與開漏電路有什麼區別？TTL積體電路中，輸出有接上拉三極體的輸出叫做圖騰柱輸出，沒有的叫做OC門。

因為TTL就是一個三級   關，圖騰柱也就是兩個三級管推輓相連。

所以推輓就是圖騰。

一般圖騰式輸出，高電平400UA，低電平8MA   TTL電平（L電平：小於等於0.8V ；H電平：大於等於2V） COMS電平（L電平：小於等於0.3Vcc ；H電平：大於等於0.7Vcc） CMOS 器件不用的輸入端必須連到高電平或低電平, 這是因為 CMOS 是高輸入阻抗器件, 理想狀態是沒有輸入電流的. 如果不用的輸入引腳懸空, 很容易感應到干擾訊號, 影響晶片的邏輯執行, 甚至靜電積累永久性的擊穿這個輸入端, 造成晶片失效.另外, 只有 4000 系列的 CMOS 器件可以工作在 15伏電源下, 74HC, 74HCT 等都只能工作在 5伏電源下, 現在已經有工作在 3伏和 2.5伏電源下的 CMOS 邏輯電路晶片了.   CMOS電平和TTL電平: CMOS電平電壓範圍在3～15V，比如4000系列當5V供電時，輸出在4.6以上為高電平，輸出在0.05V以下為低電平。

輸入在3.5V以上為高電 平，輸入在1.5V以下為低電平。

而對於TTL晶片，供電範圍在0～5V，常見都是5V，如74系列5V供電，輸出在2.7V以上為高電平，輸出在 0.5V以下為低電平，輸入在2V以上為高電平，在0.8V以下為低電平。

因此，CMOS電路與TTL電路就有一個電平轉換的問題，使兩者電平域值能匹 配。

   有關邏輯電平的一些概念 ：要了解邏輯電平的內容，首先要知道以下幾個概念的含義：1：輸入高電平（Vih）： 保證邏輯閘的輸入為高電平時所允許的最小輸入高電平，當輸入電平高於Vih時，則認為輸入電平為高電平。

2：輸入低電平（Vil）：保證邏輯閘的輸入為低電平時所允許的最大輸入低電平，當輸入電平低於Vil時，則認為輸入電平為低電平。

3：輸出高電平（Voh）：保證邏輯閘的輸出為高電平時的輸出電平的最小值，邏輯閘的輸出為高電平時的電平值都必須大於此Voh。

4：輸出低電平（Vol）：保證邏輯閘的輸出為低電平時的輸出電平的最大值，邏輯閘的輸出為低電平時的電平值都必須小於此Vol。

5： 閥值電平(Vt)：數位電路晶片都存在一個閾值電平，就是電路剛剛勉強能翻轉動作時的電平。

它是一個界於Vil、Vih之間的電壓值，對於CMOS電路的 閾值電平，基本上是二分之一的電源電壓值，但要保證穩定的輸出，則必須要求輸入高電平> Vih，輸入低電平 Vih > Vt > Vil > Vol。

6：Ioh：邏輯閘輸出為高電平時的負載電流（為拉電流）。

7：Iol：邏輯閘輸出為低電平時的負載電流（為灌電流）。

8：Iih：邏輯閘輸入為高電平時的電流（為灌電流）。

9：Iil：邏輯閘輸入為低電平時的電流（為拉電流）。

門 電路輸出極在整合單元內不接負載電阻而直接引出作為輸出端，這種形式的門稱為開路門。

開路的TTL、CMOS、ECL門分別稱為集電極開路（OC）、漏極 開路（OD）、發射極開路（OE），使用時應審查是否接上拉電阻（OC、OD門）或下拉電阻（OE門），以及電阻阻值是否合適。

對於集電極開路（OC） 門，其上拉電阻阻值RL應滿足下面條件：（1）： RL  （VCC－Vol）/（Iol＋m*Iil）其中n：線與的開路門數；m：被驅動的輸入端數。

：常用的邏輯電平·邏輯電平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。

·其中TTL和CMOS的邏輯電平按典型電壓可分為四類：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。

·5V TTL和5V CMOS邏輯電平是通用的邏輯電平。

·3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為LVTTL電平。

·低電壓的邏輯電平還有2.5V和1.8V兩種。

·ECL/PECL和LVDS是差分輸入輸出。

·RS-422/485和RS-232是串列埠的介面標準，RS-422/485是差分輸入輸出，RS-232是單端輸入輸出。

******************************************************************************************************************1.CMOS是場效電晶體構成，TTL為雙極電晶體構成 2.COMS的邏輯電平範圍比較大（5～15V），TTL只能在5V下工作 3.CMOS的高低電平之間相差比較大、抗干擾性強，TTL則相差小，抗干擾能力差 4.CMOS功耗很小，TTL功耗較大（1～5mA/門） 5.CMOS的工作頻率較TTL略低，但是高速CMOS速度與TTL差不多相當。

*******************************************************************************************************************OC門，又稱集電極開路（漏極開路）與非門閘電路，OpenCollector（OpenDrain）。

為什麼引入OC門？ 實際使用中,有時需要兩個或兩個以上與非門的輸出端連線在同一條導線上，將這些與非門上的資料（狀態電平）用同一條導線輸送出去。

因此，需要一種新的與非閘電路--OC門來實現“線與邏輯”。

 OC門主要用於3個方面： 1、 實現與或非邏輯，用做電平轉換，用做驅動器。

由於OC閘電路的輸出管的集電極懸空，使用時需外接一個上拉電阻Rp到電源VCC。

OC門使用上拉電阻以輸出高電平，此外為了加大輸出引腳的驅動能力，上拉電阻阻值的選擇原則，從降低功耗及晶片的灌電流能力考慮應當足夠大；從確保足夠的驅動電流考慮應當足夠小。

 2、 線與邏輯，即兩個輸出端（包括兩個以上）直接互連就可以實現“AND”的邏輯功能。

在匯流排傳輸等實際應用中需要多個門的輸出端並聯連線使用，而一般TTL門輸出端並不能直接並接使用，否則這些門的輸出管之間由於低阻抗形成很大的短路電流（灌電流），而燒壞器件。

在硬體上，可用OC門或三態門（ST門）來實現。

用OC門實現線與，應同時在輸出埠應加一個上拉電阻。

 3、 三態門（ST門）主要用在應用於多個門輸出共享資料匯流排，為避免多個門輸出同時佔用資料匯流排，這些門的使能訊號（EN）中只允許有一個為有效電平（如高電平），由於三態門的輸出是推拉式的低阻輸出，且不需接上拉（負載）電阻，所以開關速度比OC門快，常用三態門作為輸出緩衝器。

*******************************************************************************************************************       a)什麼是Setup和Holdup時間？  建立時間（setuptime）是指在觸發器的時鐘訊號上升沿到來以前，資料穩定不變的時間，如果建立時間不夠，資料將不能在這個時鐘上升沿被打入觸發器；保持時間（holdtime）是指在觸發器的時鐘訊號上升沿到來以後，資料穩定不變的時間，如果保持時間不夠，資料同樣不能被打入觸發器。

   b)什麼是競爭與冒險現象？怎樣判斷？如何消除？  訊號在FPGA器件內部通過連線和邏輯單元時，都有一定的延時。

延時的大小與連線的長短和邏輯單元的數目有關，同時還受器件的製造工藝、工作電壓、溫度等條件的影響。

訊號的高低電平轉換也需要一定的過渡時間。

由於存在這兩方面因素，多路訊號的電平值發生變化時，在訊號變化的瞬間，組合邏輯的輸出有先後順序，並不是同時變化,往往會出現一些不正確的尖峰訊號，這些尖峰訊號稱為"毛刺"。

如果一個組合邏輯電路中有"毛刺"出現，就說明該電路存在"冒險"。

用D觸發器，格雷碼計數器，同步電路等優秀的設計方案可以消除。

  c)請畫出用D觸發器實現2倍分頻的邏輯電路？  就是把D觸發器的輸出端加非門接到D端。

 d)什麼是"線與"邏輯，要實現它，在硬體特性上有什麼具體要求？   將幾個OC門結構與非門輸出並聯，當每個OC門輸出為高電平時，總輸出才為高，這種連線方式稱為線與。

   e)什麼是同步邏輯和非同步邏輯？   整個設計中只有一個全域性時鐘成為同步邏輯。

  多時鐘系統邏輯設計成為非同步邏輯。

   f)請畫出微機介面電路中，典型的輸入裝置與微機介面邏輯示意圖（資料介面、控制介面、所存器/緩衝器）。

  是不是結構圖？ g)你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？  TTL,cmos，不能直連  LVDS:LVDS（LowVoltageDifferentialSignal）即低電壓差分訊號，LVDS介面又稱RS644匯流排介面，是20世紀90年代才出現的一種資料傳輸和介面技術。

  ECL：（EmitterCoupledLogic)即射極耦合邏輯，是帶有射隨輸出結構的典型輸入輸出介面電路  CML:CML電平是所有高速資料介面中最簡單的一種。

其輸入和輸出是匹配好的，減少了外圍器件，適合於更高頻段工作。

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