反互斥或閘- 維基百科，自由的百科全書

反互斥或閘（英語：XNOR gate，偶爾寫作ENOR gate、ExNOR gate，在Intel處理器中，此項功能被命名為"test"），又稱互斥或反閘，是數位邏輯中實現邏輯雙條件的邏輯閘， ... 反互斥或閘 維基百科，自由的百科全書 跳至導覽 跳至搜尋 基本邏輯閘 緩衝 非 及 反及 或 或非 互斥或 同或 蘊含 蘊含非 輸入A B 輸出AXNORB 0 0 1 0 1 0 1 0 0 1 1 1 反互斥或閘（英語：XNORgate，偶爾寫作ENORgate、ExNORgate，在Intel處理器中，此項功能被命名為"test"），又稱互斥或反閘，是數位邏輯中實現邏輯雙條件的邏輯閘，功能見右側真值表。

若兩個輸入的電平相同，則輸出為高電平（1）；若兩個輸入的電平相異，則輸出為低電平（0）。

目次 1概述 2硬體描述和引腳分配 3備選方案 4參見 5參考文獻 概述[編輯] 下列包括邏輯閘的3種符號：形狀特徵型符號（ANSI/IEEEStd91-1984）、IEC矩形國標符號（IEC60617-12）和不再使用的DIN符號（DIN40700）。

其他的邏輯閘符號見邏輯閘符號表。

表達式 符號 功能表 繼電器邏輯 ANSI/IEEEStd91-1984 IEC60617-12 DIN40700 Y = A ⊕ B ¯ {\displaystyleY={\overline{A\oplusB}}} Y = A ⊙ B {\displaystyleY={A\odotB}} Y = A ∨ _ B ¯ {\displaystyleY={\overline{A\,{\underline{\lor}}\,B}}} Y = A ∨ _ ¯ B {\displaystyleY=A\,{\overline{\underline{\lor}}}\,B} 或 A B Y = A ⊕ B {\displaystyleY=A\oplusB} Y = A ⊕ B ¯ {\displaystyleY={\overline{A\oplusB}}} 0 0 0 1 0 1 1 0 1 0 1 0 1 1 0 1 Y = A ⊕ B ¯ {\displaystyleY={\overline{A\oplusB}}} 等價於 Y = A ⋅ B + A ¯ ⋅ B ¯ {\displaystyleY=A\cdotB+{\overline{A}}\cdot{\overline{B}}} 。

硬體描述和引腳分配[編輯] 反互斥或閘是基本的邏輯閘，因此在TTL和CMOS積體電路中都是可以使用的。

標準的4000系列（英語：4000series）CMOS積體電路為4077，包含四個獨立的2輸入反互斥或閘。

引腳分配如下： 74266四反互斥或閘DIP封裝積體電路的引腳分配圖 輸入A1 輸入B1 輸出Q1 輸出Q2 輸入B2 輸入A2 Vss 輸入A3 輸入B3 輸出Q3 輸出Q4 輸入B4 輸入A4 Vdd 包括NXP在內的很多半導體製造商都生產這一元件，封裝方式分為直插DIP封裝和SOIC封裝（英語：small-outlineintegratedcircuit）兩種。

元件的資料表（英語：datasheet）可在大多數元件資料庫查詢到。

備選方案[編輯] 如果沒有現成的反互斥或閘，我們可利用四個反或閘或五個反及閘來實現，連線方法見下圖。

因為反及閘和反或閘是「通用的閘電路」，因此任何一個邏輯函數都可單獨由反及邏輯或反或邏輯來實現。

僅用反或閘實現的反互斥或閘 僅用反及閘實現的反互斥或閘 參見[編輯] 維基共享資源中相關的多媒體資源：反互斥或閘 克羅內克函數 邏輯雙條件 參考文獻[編輯] Tietze,Ulrich;Schenk,Christoph.Halbleiter-Schaltungstechnik.Springer.2002年12月.ISBN 3-540-42849-6.  Beuth,Klaus.Digitaltechnik.Vogel.1998年10月.ISBN 3-8023-1755-6.  Seifart,Manfred;Beikirch,Helmut.Digitaltechnik.DigitaleSchaltungentechnik.1998年5月.ISBN 3-341-01198-6.  閱論編數位電路概念 數位訊號 布林代數 開關 組合邏輯電路 序向邏輯電路 同步 異步 真值表 卡諾圖 有限狀態機 米利機 摩爾機 硬體模塊 邏輯閘 與 或 非 同 與非 或非 互斥或 同或 蘊含 TTL 74190 CMOS 加法器 乘法器 編碼器 解碼器 數據多工器 閂鎖 暫存器 正反器 RS D JK T 儲存裝置 ROM RAM 類比數位轉換器 數位類比轉換器 IC、VLSI 定製程度（半、全） PLD PAL PLA GAL CPLD FPGA ASIC 設計 驗證 電子設計自動化（EDA） 硬體描述語言 Verilog VHDL 邏輯綜合 硬體驗證語言 SystemVerilog 閱論編邏輯聯結詞 恆真（ ⊤ {\displaystyle\top} ） 與非（ ↑ {\displaystyle\uparrow} ） 反蘊涵（ ← {\displaystyle\leftarrow} ） 蘊涵（ → {\displaystyle\rightarrow} ） 或（ ∨ {\displaystyle\lor} ） 非（ ¬ {\displaystyle\neg} ） 互斥或（ ⊕ {\displaystyle\oplus} ） 雙條件（ ↔ {\displaystyle\leftrightarrow} ） 命題 或非（ ↓ {\displaystyle\downarrow} ） 非蘊涵（ ↛ {\displaystyle\nrightarrow} ） 反非蘊涵（ ↚ {\displaystyle\nleftarrow} ） 與（ ∧ {\displaystyle\land} ） 恆假（ ⊥ {\displaystyle\bot} ） 取自「https://zh.wikipedia.org/w/index.php?title=同或门&oldid=70490352」 分類：​邏輯閘隱藏分類：​含有英語的條目使用過時的math標籤格式的頁面 導覽選單 個人工具 沒有登入討論貢獻建立帳號登入 命名空間 條目討論 臺灣正體 不转换简体繁體大陆简体香港繁體澳門繁體大马简体新加坡简体臺灣正體 查看 閱讀編輯檢視歷史 更多 搜尋 導航 首頁分類索引特色內容新聞動態近期變更隨機條目資助維基百科 說明 說明維基社群方針與指引互助客棧知識問答字詞轉換IRC即時聊天聯絡我們關於維基百科 工具 連結至此的頁面相關變更上傳檔案特殊頁面靜態連結頁面資訊引用此頁面維基數據項目 列印/匯出 下載為PDF可列印版 其他專案 維基共享資源 其他語言 العربيةAzərbaycancaČeštinaDeutschEnglishEspañolEuskaraفارسیSuomiFrançaisעבריתItaliano한국어LombardМакедонскиNederlandsPolskiPortuguêsRomânăSrpskohrvatski/српскохрватскиSimpleEnglishSlovenčinaСрпски/srpskiSvenskaTürkçeУкраїнська粵語 編輯連結