正反器- 維基百科，自由的百科全書

正反器可以分成幾種常見的類型： SR （設定－重設，"set-reset"）, D （資料或延遲，"data" or "delay"）, T（反轉，"toggle"），和JK。

以上類型的正反器皆可用特徵方程， ... 正反器 維基百科，自由的百科全書 跳至導覽 跳至搜尋 建議將鎖存器併入此條目或章節。

（討論）   此條目的主題是電子元元件。

關於資料庫中的正反器，請見「正反器(資料庫)」。

R1,R2=1kΩ,R3,R4=10kΩ 正反器電路圖，取自Eccles與Jordan在1918年時申請專利的檔案。

正反器（英語：Flip-flop,FF），中國大陸譯作「觸發器」、臺灣及香港譯作「正反器」，是一種具有兩種穩態的用於儲存的元件，可記錄二進位數位訊號「1」和「0」。

正反器是一種雙穩態多諧振盪器（bistablemultivibrator）。

該電路可以通過一個或多個施加在控制輸入端的訊號來改變自身的狀態，並會有1個或2個輸出。

正反器是構成序向邏輯電路以及各種複雜數位系統的基本邏輯單元。

正反器和閂鎖是在電腦、通訊和許多其他類型的系統中使用的數位電子系統的基本組成部分。

正反器的線路圖由邏輯閘組合而成，其結構均由SR閂鎖衍生而來（廣義的正反器包括閂鎖）。

正反器可以處理輸入、輸出訊號和時序脈波（CK）之間的相互影響。

這裡的正反器特指flip-flop，flip-flop一詞主要是指具有兩個狀態相互翻轉，例如程式語言中使用flip-flopbuffer（翻譯作雙緩衝）。

目次 1觸發器的種類 1.1RS觸發器 1.2D觸發器 1.3JK觸發器 1.4T觸發器 2同步觸發器 3主從觸發器 3.1主從RS觸發器 3.2主從JK觸發器 4時序考量 5參見 6參考文獻 7相關 正反器的種類[編輯] 正反器可以分成幾種常見的類型：SR（設定－重設，"set-reset"）,D（資料或延遲，"data"or"delay"[1]）,T（反轉，"toggle"），和JK。

以上類型的正反器皆可用特徵方程，以現有的輸入、輸出訊號（Q），導出下個（即下個時鐘脈衝的）輸出（Qnext）。

RS正反器[編輯] 由或非門所組成的RS正反器 主條目：閂鎖 基本RS正反器又稱SR閂鎖，是正反器中最簡單的一種，也是各種其他類型正反器的基本組成部分。

兩個反及閘或反或閘的輸入端輸出端進行交叉耦合或首尾相接，即可構成一個基本RS正反器。

當R與S皆為低電位，回授會讓Q與Q（Q的反相）保持於一個固定的狀態。

當S（Set）為高電位，R（Reset）為低電位時，輸出Q會被強制設定為高電位；相反的，當S為低電位，R為高電位時，輸出Q會被強制設定為低電位。

SR閂鎖運算[2] 狀態轉移表 激發表 S R Qnext 動作 Q Qnext S R 0 0 Q 保持 0 0 0 X 0 1 0 重設 0 1 1 0 1 0 1 設定 1 0 0 1 1 1 X 不允許的輸入 1 1 X 0 特徵方程為 Q n e x t = S + R ¯ Q {\displaystyleQ_{next}=S+{\overline{R}}Q} ，且RS=0。

D正反器[編輯] D正反器符號。

>是時脈輸入，D是資料輸入，Q是暫存資料輸出，Q'則是Q的反相值，S為1時強迫Q值為1，R為1時強迫Q值為0，以下圖例同 D正反器有一個輸入、一個輸出和一個時脈輸入，當時脈由0轉為1時，輸出的值會和輸入的值相等。

此類正反器可用於防止因為雜訊所帶來的錯誤，以及通過管線增加處理資料的數量。

Q n e x t = D {\displaystyleQ_{next}=D} 真值表如下: D CK Q Qnext 0 ↑ X 0 1 ↑ X 1 X 0(1) 0 0 X 0(1) 1 1 JK正反器[編輯] JK正反器符號。

J、K是資料輸入 JK正反器的時序圖 JK正反器設有兩個輸入，其輸出的值由以下的算式來決定。

Q n e x t = K ¯ Q + J Q ¯ {\displaystyleQ_{next}={\overline{K}}Q+J{\overline{Q}}} [3] JK正反器和正反器中最基本的RS正反器結構相似，其區別在於，RS正反器不允許R與S同時為1，而JK正反器允許J與K同時為1。

當J與K同時變為1的同時，輸出的值狀態會反轉。

也就是說，原來是0的話，變成1；原來是1的話，變成0。

對應表如下: JK正反器運算[4] 狀態轉移表 激發表 J K CK 動作 Qnext Q Qnext 動作 J K 0 0 ↑ 保持 Q 0 0 不變 0 X 0 1 ↑ 重設 0 0 1 設定 1 X 1 0 ↑ 設定 1 1 0 重設 X 1 1 1 ↑ 反轉 Q 1 1 不變 X 0 X X 0(1) 保持 Q T正反器[編輯] T正反器符號。

T是資料輸入 T正反器（ToggleFlip-Flop，orTriggerFlip-Flop）設有一個輸入和輸出，當時脈由0轉為1時，如果T和Q不相同時，其輸出值會是1。

輸入端T為1的時候，輸出端的狀態Q發生反轉；輸入端T為0的時候，輸出端的狀態Q保持不變。

把JK正反器的J和K輸入點連接在一起，即構成一個T正反器。

因此T觸發器的算式為： Q n e x t = T ¯ Q + T Q ¯ = Q ⊕ T {\displaystyleQ_{next}={\overline{T}}Q+T{\overline{Q}}=Q\oplusT} T正反器運算[4] 狀態轉移表 激發表 T {\displaystyleT} Q {\displaystyleQ} Q n e x t {\displaystyleQ_{\rm{next}}} 動作 Q {\displaystyleQ} Q n e x t {\displaystyleQ_{\rm{next}}} T {\displaystyleT} 動作 0 0 0 保持（無上升沿） 0 0 0 不變 0 1 1 保持（無上升沿） 1 1 0 不變 1 0 1 反轉 0 1 1 反相 1 1 0 反轉 1 0 1 反相 同步正反器[編輯] 參見：時鐘脈衝訊號和空翻現象 在一個較為複雜的數位系統中，需要多個正反器翻轉時間同步，這時候需要附加門控電路而構成同步正反器。

主從正反器[編輯] 為了防止空翻現象對正反器實際工作的影響，主從結構正反器被研製出來。

主從RS正反器[編輯] 它由兩個同步RS正反器以及一個反相器所構成。

主從JK正反器[編輯] 由於主從RS正反器對輸入訊號有所約束（R跟S不能同時為1），又開發出了主從JK正反器。

時序考量[編輯] 建立時間（setuptime）是指數據在被採樣時鐘邊沿採樣到之前，需保持穩定的最小時間。

維持時間（holdtime）是指數據在被採樣時鐘邊沿採樣到之後，需保持穩定的最小時間。

在正反器的數據手冊一般會標示元件的建立時間（tsu）及維持時間（th），一般會是以奈秒（ns）為單位，有些先進的正反器可以到數百皮秒（ps）。

若資料及控制輸入從採樣時鐘邊沿之前就維持定值，且時間超過建立時間，在採樣時鐘邊沿之後就維持定值，且時間也超過維持時間，可以避免正反器的亞穩態（英語：metastability）現象。

參見[編輯] 電子學主題 複振器 正回饋 死結 參考文獻[編輯] ^ Shiva,SajjanG.Computerdesignandarchitecture3rd.CRCPress.2000:81.ISBN 978-0-8247-0368-4.  ^Roth,CharlesH.Jr."LatchesandFlip-Flops."FundamentalsofLogicDesign.Boston:PWS,1995.Print. ^MMorrisMano,MichaelDCiletti.Digitaldesign:WithanIntroductiontotheVerilogHDL.培生教育.2013:第216頁.ISBN 9780273764526.  ^4.04.1Mano,M.Morris;Kime,CharlesR.LogicandComputerDesignFundamentals,3rdEdition.UpperSaddleRiver,NJ,USA:PearsonEducationInternational.2004:pg283.ISBN 0-13-191165-1.  Hwang,Enoch.DigitalLogicandMicroprocessorDesignwithVHDL.Thomson.2006[2010-02-22].ISBN 0-534-46593-5.（原始內容存檔於2008-10-12）.  Salman,E.,Dasdan,A.,Taraporevala,F.,Kucukcakar,K.,Friedman,E.PessimismReductioninStaticTimingAnalysisUsingInterdependentSetupandHoldTimes.Proc.ofInt.Symp.onQualityElectronicDesign(ISQED):159–164.2006. (Thispaperexplainstheinterdependenceofsetuptime,holdtime,andclock-to-qdelayandshowshowtouseitforpessimismreductioninstatictiminganalysis.) Schulz,Klaus-E.IdealpulsecircuitwithoutRC-combinationandnon-clockedJKflip-flops(lookdiscussion)(PDF).2007. [永久失效連結] MichaelKeating,PierreBreacaud.片上系统——可重用设计方法学（第二版）（英文名：ReuseMethodologyManualforSystem-on-a-ChipDesigns,ThirdEdition）.北京:電子工業出版社.2004.ISBN 7-5053-9338-3.  相關[編輯] 維基共享資源中相關的多媒體資源：正反器 維基教科書中的相關電子教學：en:DigitalCircuits/Flip-Flops FlipFlopHierarchy,showsinteractiveflipflopcircuits. TheJ-KFlip-Flop（頁面存檔備份，存於網際網路檔案館） 閱論編數位電路概念 數位訊號 布林代數 開關 組合邏輯電路 序向邏輯電路 同步 異步 真值表 卡諾圖 有限狀態機 米利機 摩爾機 硬體模組 邏輯閘 與 或 非 同 與非 或非 互斥或 同或 蘊含 TTL 74190 CMOS 加法器 乘法器 編碼器 解碼器 數據多工器 閂鎖 暫存器 正反器 RS D JK T 儲存裝置 ROM RAM 類比數位轉換器 數位類比轉換器 IC、VLSI 客製化程度（半、全） PLD PAL PLA GAL CPLD FPGA ASIC 設計 驗證 電子設計自動化（EDA） 硬體描述語言 Verilog VHDL 邏輯綜合 硬體驗證語言 SystemVerilog 取自「https://zh.wikipedia.org/w/index.php?title=触发器&oldid=69593203」 分類：​集成電路數字電子隱藏分類：​自2015年4月需要合併的條目含有英語的條目自2018年4月帶有失效連結的條目條目有永久失效的外部連結 導覽選單 個人工具 沒有登入討論貢獻建立帳號登入 命名空間 條目討論 臺灣正體 不转换简体繁體大陆简体香港繁體澳門繁體大马简体新加坡简体臺灣正體 查看 閱讀編輯檢視歷史 更多 搜尋 導航 首頁分類索引特色內容新聞動態近期變更隨機條目資助維基百科 說明 說明維基社群方針與指引互助客棧知識問答字詞轉換IRC即時聊天聯絡我們關於維基百科 工具 連結至此的頁面相關變更上傳檔案特殊頁面靜態連結頁面資訊引用此頁面維基數據項目 列印/匯出 下載為PDF可列印版 其他專案 維基共享資源 其他語言 العربيةAsturianuAzərbaycancaБеларускаяБългарскиবাংলাBosanskiCatalàČeštinaDanskDeutschΕλληνικάEnglishEspañolEestiEuskaraفارسیSuomiFrançaisעבריתहिन्दीHrvatskiMagyarBahasaIndonesiaItaliano日本語Қазақша한국어КыргызчаLombardLatviešuMalagasyМакедонскиമലയാളംNederlandsNorskbokmålPolskiPortuguêsRomânăРусскийසිංහලSimpleEnglishSlovenčinaSlovenščinaСрпски/srpskiSvenskaТоҷикӣไทยTürkçeУкраїнськаTiếngViệt吴语粵語 編輯連結