圖7-4 NOR閘構成之RS正反器

事實上沒有T型正反器的IC包裝，大部份是利用JK型正反器接成，一般可利用SN74LS76接成。

Preset與Clear之作用請參照真值表。

如圖7-19所示即為T型正反器。

第二節：正反器 １.２.３.４.５ 　　正反器是順序邏輯的DNA，是順序邏輯的設計中不可或缺的基本元素，正反器也是由基本邏輯閘所組成。

　　正反器是最簡單的記憶元件，由這些正反器可以組成具有記憶能力的順序邏輯。

　　在數位電子學上，常用的正反器有RS正反器、D型正反器、JK正反器及T型正反器等等。

小節內容 一、RS正反器 二、D型正反器 三、JK正反器 四、T型正反器 五、各正反器綜合分析 六、正反器在電路中之應用 一、RS正反器 1.NOR閘構成的正反器 　　NAND和NOR都可構成RS正反器。

圖7-4是用NOR閘構成的電路稱為RS正反器，R、S分別為英文Reset和Set的簡寫。

圖7-4NOR閘構成之RS正反器 　　為了分析RS正反器，先把Set輸入端S置於邏輯1，而把Reset輸入端R置於邏輯0。

現在分析其工作如下： (1) S=1，的輸出成為0；上的邏輯0接到U2閘上，此閘的兩個輸入都為0，所以Q輸出變成1。

Q=0加到U1閘，上的輸出仍然不變。

(2) 當S端上的邏輯1變成邏輯0，它的邏輯情況並未改變。

如果R輸入端始終保持在邏輯0狀態，此閘將被閂在固定的狀態下而不做任何改變。

(3) RS正反器有一特性，當Set輸入端加上邏輯1時，Q的輸出就被閂在邏輯1的狀態下，即Q=1；相反的，Reset輸入端加上邏輯1時，Q就變成0，假使交互的改變Set和Reset的輸入狀態，Q和也就在1和0的狀態下交互變化。

(4) 最後，我們考慮當R和S同時為1的情況： 任一個1輸到NOR閘，都會使輸出邏輯變為0，結果，兩個輸出都為邏輯0。

這是NOR組成RS正反器應該避免的一個特殊情況。

綜合上述的說明，RS正反器可用下列的真值表列出。

表中Nochange表示情況不變，而“0*”表示由於競跑現象，情況不明。

　　在NOR閘組成之RS正反器中，當R、S均為1時，輸出Q當然均為0，而競跑的情形是發生在，當R、S均同時由1變為0時，因為閘的延遲時間並不一致，致使有某個閘的輸出反應較快，所以無法預測究竟是Q或為1了。

　　為了簡化，我們可以把RS正反器用一標有輸出和輸入標記的長方形表示。

圖7-5RS正反器簡化圖 2.NAND閘構成的正反器 　　RS正反器也可以利用兩個NAND來組成。

如圖7-6(a)所示。

其動作與圖7-4相仿，所不同的是： (1)當R=1、S=1時，輸出保持原狀不變。

(2)當R=0、S=0時，為不允許狀態，此時之Q與情況不明。

(3)當R=0、S=1時，重設Q=0。

(4)當R=1、S=0時，設定Q=1。

其真值表如圖7-6（b）所示。

(a)邏輯圖 (b)真值表 圖7-6NAND構成之RS正反器 3.有時序的RS正反器 　　如圖7-7所示，為一有時序脈衝的RS正反器，稱為RSFlip-Flop。

圖7-7有時序的RS正反器 4.時序、預設和清除信號 在描述其它正反器前，有三種正反器的基本控制信號必須先說明，這三種信號為「時序」、「預設」和「清除」。

圖7-8時序、預設與清除 1 時序 時序是由英文Clock翻譯而來，在數位電子中，常用CLK或CK等簡寫表示。

圖7-8中，正反器的輸入端另加二個AND閘，再加一個時序信號。

此時序信號控制兩個AND閘之工作與否。

由上述可知，Clock信號用來「致能」或「使失效」，用以決定資料進入或不進入RS正反器的兩輸入端。

圖7-9加上Clock的RS正反器 2 預設和清除 Preset為預先設定的意思，可以翻譯為「預設」，而Clear則為「清除」。

當Preset加入1時，Q=1，=0，所以為設定；相反的，Clear=1時，Q=0，=1，所以為重設，即清除的意思。

圖7-9是本章中最基本的部份，值得各位再複習一下： （1）此圖中為一RS正反器，它增加了Clock、Preset和Clear三個端。

（2）此圖中的時序圖指出何者為Clock的前緣，何者為尾緣。

（3）此時序圖指出Clock如何控制S和R的工作。

5.RS正反器簡化圖 　　有時序脈衝的RS正反器，用圖來表示會更簡潔明白。

圖7-10中可很清晰的看出重點。

學習數位電子時，應該時時注意這種綜合表示的抽象能力，這種概括的能力是使自己格局變大的主要因素。

圖7-10時序RS正反器的簡化 圖7-11 有時序、預設和清除的RS正反器符號圖 二、D型正反器 Top 　　D型正反器（Flip-Flop）是只有單一輸入（D）的雙態記憶電路。

此單一輸入是由基本RS正反器電路之輸入端加上一個反相器，以確保R與S能保持相對之狀態，以免產生競跑的情況。

圖7-12基本的D型正反器 　　實際上的D型正反器是當時序脈波輸入之適當邊緣（由某一邏輯位準換為另一邏輯位準時）出現時，輸入端之資料才會傳送到輸出端。

圖7-13是加入時序（CLK）後的D型正反器電路，方塊圖及真值表。

圖7-13D型正反器 (1) 由時序圖說明D型正反器 　　D型正反器是改善RS型正反器的競跑現象而產生的。

D型正反器可進一步與時序圖一起表示，如圖7-14所示。

圖7-14D型正反器與時序圖 (2) 更進一步認識時序脈衝 　　圖7-15也是一種D型正反器，看來比較複雜，但是在功能上，兩者的相關性很大。

兩者都只有一個資料輸入端，而且兩者都用1或0去設定或重設它們。

　　此正反器的基本特點如圖中所示，只有在Clock脈衝的上升邊緣，輸入資料才能被取得。

這就是所謂的邊緣觸發（Edgetriggering），這種邊緣觸發可分為兩種：一種是由0升到1時變化，稱為正緣觸發，一種是由1變到0時變化，稱為負緣觸發。

圖7-15加微分及邊緣觸發之D型正反器符號 三、JK正反器 Top 　　JK正反器與RS正反器很相似，不同點是，若兩輸入同時為Hi，JK正反器之輸出狀態會反相，可避免像RS正反器之不定狀態。

使用JK正反器時，採用兩種基本的觸發型式： (1) 邊緣觸發： 在預定的時序脈波轉變時才將輸入信號傳送到輸出。

(2) 主奴觸發（Master-SlaveTriggering）： 在時序脈波為Hi時，將輸入資料取樣，等到時序脈波之後緣時，才將其傳送到輸出。

若採用此種型式觸發，在時序脈波為Hi的期間，輸入信號不得變化。

SN74LS76是以負緣來觸發的JK正反器。

1.邊緣觸發式JK正反器 　　JK正反器是用得最多，也最富變化和微妙的正反器。

和RS正反器一樣，有兩個資料輸入端，但是沒有RS正反器的短處。

它沒有不確定的輸出，而其閂鎖器也不容易產生競跑現象。

它受Clock的前緣（Leading edge）控制，而非後緣。

　　JK正反器的工作情況如下： (1) 當其輸入，有一為邏輯1而另一為邏輯0時，它將受Clock的邊緣所set或reset，和RS Latch的情況相同。

(2) 當Clock的邊緣來臨時，若它的兩個輸入都是邏輯0，它將繼續停留在Clock邊緣未發生前的狀態。

(3) 當Clock的邊緣來臨時，若兩個輸入端都是邏輯1，正反器就轉態，也就是，假使轉態前為set，則轉態後為reset；相反的，轉態前如果為reset，則轉態後為set。

這種將某一狀態轉變成其補狀態的行為叫做捺跳（Toggling）。

現在我們用真值表把JK正反器的動作做一歸納，如圖7-16所示。

圖7-16JK正反器的符號與真值表 2.主奴觸發式 　　主奴式（Master-slave）正反器，可寫成M-S正反器，它包括兩個內部相連的閘閂，稱為主閘閂（Master）和從閘閂（Slave）。

簡化後的M-S F.F線路如圖7-17所示。

圖7-17M-SJK正反器 　　M-SJK正反器的符號與真值表如圖7-18所示。

在符號中所畫的小圓圈，代表低電位動作，也就是加邏輯0時動作。

PR稱為預置，可以先把正反器的輸出Q設定為1。

CL稱為清除，可以把正反器之輸出Q清除為0。

圖7-18M-SJK正反器之符號與真值表 四、T型正反器 Top 　　T型正反器事實上是JK型正反器的一種特別使用方法，它所利用的是當J=K=Hi時，JK型正反器的輸出會隨時序轉態的一個特性。

事實上沒有T型正反器的IC包裝，大部份是利用JK型正反器接成，一般可利用SN74LS76接成。

　　Preset與Clear之作用請參照真值表。

如圖7-19所示即為T型正反器。

圖7-19T型正反器 　　當T輸入為low時，不管正反器如何被觸發，輸出始終保持不變。

當T=Hi時，則正反器的輸出會隨Clock的觸發而改變狀態。

其真值表如圖 7-20所示。

圖7-20T型正反器真值表 五、各正反器綜合分析 Top 　　談到這裡，有必要以圖7-21中的時序圖說明各正反器工作之不同點。

圖中輸入信號列在最上面，依次為時序信號、D型Latch等不同的正反器。

(1) 圖（a）之D型正反器只在時序脈波正緣時改變狀態，即t=1、5、9、13和17時會發生改變，但由於輸入（D）僅在t=5和t=17時為高位準，所以只在這兩個時間才產生正脈波。

(2) 圖（b）當時序脈波是高位準時（即在t=1到3、5到7、9到11之間），閂鎖輸出與輸入相同，因此，在t=4時的短暫負向輸入脈波因時序脈波為低位準而消失，但在t=14的短暫正向輸入脈波因為時序脈波為高位準而傳送到輸出端。

請注意，時序脈波轉到低位準前，閂鎖將保持在最後的輸出位準而不改變。

(3) 圖（c）JK主奴式正反器只在時序脈波為負緣時（即在t=3、7、11、15和19）改變狀態。

當t=3時，J=K=1正反器發生連續反相作用而「設定」了正反器。

當t=7時，J=K=1正反器又連續反相而回到「清除」狀態。

在t=11時，J=0，所以正反器仍維持「清除」狀態。

t=14時的脈衝「設定」住正反器，故在t=15時使輸出端「設定」。

在t=19時，因為K=1所以輸出又被「清除」了。

(4) 圖（d）JK負緣觸發正反器的動作與主奴式正反器相似，不同的是此正反器在t=14時的短暫正脈波不發生反應，因為J和K入僅在負緣（t=15）時有效。

在t=15時，J=0而K=1，因此，正犯器不改變狀態，沒有第二個輸出脈衝出現。

(5) 圖（e）具有資料所定作用的JK主奴式正反器，在時序脈波正緣時檢視其輸入端，而在時序脈波負緣時改變其輸出狀態。

在T=5和t=17，J輸入式1，因此隨後的時序脈波負緣時產生反相作用。

圖7-21各種正反器時序比較圖 六、正反器在電路中之應用 Top 　　正反器是最簡單的記憶單元，可當為控制電路，可組成相關的順序邏輯。

後者在第五、六、七節說明。

這裡介紹正反器如何控制電路的工作，這裡只介紹正反器如何消除開關的彈跳現象： (1) 何謂彈跳現象 如圖7-22所示，有一開關在A、B兩邊輪流開、關。

在開關過程中，因為時間的延遲，會有如同7-23的情況，產生一連串的彈跳現象。

有些開關的彈跳時間甚至高達50ms。

這種不必要的彈跳脈衝在順序邏輯中會產生誤動，必須予以消除。

圖7-22電路中開關之作用 (2) 應用D型正反器消除彈跳現象 　　正反器的記憶動作，可以幫忙消除彈跳現象；這裡舉出編號SN7474的D型正反器，如何協助消除彈跳現象： 　　可將開關，如圖7-24所示，接到D型正反器SN7474的“Set”和“Clear”端，以消除其彈跳現象。

圖7-24用D型正反器消除彈跳 Top