PC-based 的IC 實體佈局設計及晶片下線流程 - 9lib TW

我們期望介紹一個比較簡單的設計方式，以全客製式積體電路的設計流程(Full-custom design flow) 完成晶片設計、下線(tape out)並測試的經驗。

menu menu Loading... Home &nbsp 其他 PC-based的IC實體佈局設計及晶片下線流程 6  47  Download (0) 顯示更多(5頁) 顯示更多(頁) 立即下載(6頁) 全文 (1)亞東技術學院 PC-based的IC實體佈局設計及晶片下線流程 董慧香黃義和林群傑賴彥宏陳惠欣 電子工程系 摘要 我們期望介紹一個比較簡單的設計方式，以全 客製式積體電路的設計流程(Full-customdesignflow) 完成晶片設計、下線(tapeout)並測試的經驗。

Tanner tools是一個PC-based的設計軟體，可以完成晶片 設計到下線所需要的大部分工作，包括電路設計 (circuitdesign)、實體佈局(physicallayout)及模擬驗 證(simulation)，而需要使用Workstation-based的軟 體工具，減少到只有Hspice執行佈局後的時序模擬 (postsimulation)和Calibre比對電路和佈局(LVS)及 設計規則檢查(DRC)。

我們透過這個比較簡單的 PC-based設計流程，實際將一個4-bit算術邏輯運算 單元(ALU)及一個16進制對七段顯示器的解碼電路 (decoder)，以台積電(TSMC)0.35ummixed-signal 2P4Mpolycide的製程技術，進行電路佈局、驗證無 誤後，向國家系統晶片中心（CIC）提出教育性晶片 下線申請，並且完成封裝（packaging）的IC測試 （testing）。

關鍵詞：積體電路實體佈局、晶片下線、Tannertools 壹、前言 目前特殊規格積體電路晶片設計的選擇有全客 製式(Full-custom)、半客製式（Semi-custom）及可 程式化(Programmable)三種不同的設計流程，電子系 在積體電路設計學程的課程規劃與銜接都非常完 整，涵蓋了全客製式及可程式化電路設計所需要的 知識範疇。

必修的課程中，以數位邏輯設計及數位 邏輯設計實習課程，培養學生由邏輯階層(logiclevel) 完成電路設計；數位系統設計課程，培養學生使用 硬體描述語言（HDL）完成電路設計，奠定未來有 興趣由系統階層(systemlevel)切入電路設計同學 的基礎；積體電路設計導論課程[1,2]，培養學生由 電晶體階層(transistorlevel)完成電路設計。

同時分 別在適合的學期中，開設電路模擬設計（Spice）、類 比積體電路設計（Analogcircuitdesign）、積體電路 實體佈局(ICphysicaldesign)、嵌入式程式設計及嵌 入式系統(Embeddedsystem)等選修課程，協助學生 可以自由選擇培養全客製式或是可程式化的電路設 計能力。

由於目前電路實體設計及驗證軟體的使用 平台大都是工作站，但是工作站的維護及管理都不 是很容易，學生在操作及使用上也不是非常熟悉， 所以我們期望透過比較簡單PC-based的設計方式， 因著學生已經培養的積體電路設計概念，配合專題 製作課程，使學生有晶片下線的經驗。

我們實際以 全客製式的設計流程，完成一12個操作指令的4-bit ALU及一個16進制對七段顯示器解碼電路的實體 佈局，透過向國家系統設計晶片中心(CIC)[6]申請晶 片下線，以台積電（TSMC）0.35ummixed-signal 2P4Mpolycide製程技術完成晶片製作、封裝並以 8051設計一測試系統完成晶片測試。

貳、電路佈局設計及晶片下線流程 我們期望以最方便的設計流程，協助學生累積 積體電路實體佈局及晶片下線的經驗，所以將大部 (2)分的電路設計及佈局以PC-based版本的Tanner Tools完成，只將最後的驗證及設計規則檢查在工作 站以Hspice和Calibre完成。

在設計電路系統前，就 要先評估應該採用何種製程技術？輸入及輸出腳 數？晶片面積？等等，然後向國家系統晶片中心提 出所有需要的軟體及相關的技術資料申請。

設計步 驟依軟體操作平台的不同主要分成二個階段，首先 電路設計及佈局（circuitdesignandlayout）所使用 的工具是PC-based的TannerTools，最後佈局的驗 證(simulation)及電路與佈局比對(LVS)、設計規則 檢查(DRC)才以Workstation-based的Hspice及 Calibre進行。

最後晶片設計完成後的下線申請，也 需要透過國家系統設計晶片中心審核通過，統一送 交台積電完成IC製作及封裝，然後完成晶片測試。

電路佈局設計工具(TannerTools) Tannertools設計軟體主要包括三個部份 (一)S-Editor：負責電路設計(circuitdesign)並將電路 匯出(export)成netlistfile。

(二)T-Spice和W-Editor： 負責將netlistfile的電路模擬驗證(simulation)並觀察 輸入和輸出波形，檢測電路設計的功能函數及時序 是否正確。

(三)L-Editor：負責實體佈局(physical layout)設計並將佈局萃取(extract)成含有負載的 netlistfile，然後重新使用T-Spice驗證電路時序無誤 後，將其佈局以GDSII的格式儲存，詳細設計流程 如圖一。

圖一、Tannertools實體佈局設計流程 實際以一12個操作指令4-bitALU的設計流程 為例，其電路系統方塊如圖二。

根據電路規格，電 路設計需要有階層性的架構，將系統由上到下 (top-down)的設計方法進行分割及處理(divideand conquer)如圖三，然後再用設計工具由下到上 (bottom-up)完成各個階層的設計。

首先，將最小的 元件Inverter以S-Editor完成電路設計如圖四；然 後，將電路匯出為可以提供T-Spice模擬的netlist file(.sp檔)，以W-Editor觀察波形，確定電路的功能 (functions)及時序(timing)都符合規格如圖五；圖六是 以L-Editor完成實體佈局及設計規則檢查，將佈局 萃取出有電容負載效應的netlistfile(.spc檔)，以 T-Spice完成最後模擬驗證，若功能及時序都符合規 格，Inverter這個細胞(cell)的設計就完成。

重複使用 這些步驟建立其他的細胞、模組(Modules)、功能函 數(Function)直到系統完成設計。

圖二、4-bitALU電路系統方塊圖 圖三、1-bitALU電路圖 圖四、Inverter電路圖(S-Editor) (3)圖五、模擬驗證(T-Spice及W-Editor) 圖六、Inverter的佈局圖(L-Editor) 電路佈局驗證與檢查工具(Hspice&Calibre) 電路在Tannertools佈局及模擬完成後，要將資 料匯入工作站[4]作設計規則檢查及最後驗證模擬 (postsimulation)，正確無誤才能將IC下線，其流程 如圖七。

將TannertoolsS-Editor及L-Editor中產生 的netlistfiles匯入工作站，以Calibre作比對電路和 佈局設計(LVS)需要完全相同，然後將netlistfile(.spc 檔)以Hspice[5]驗證無誤後，以TannertoolsL-Editor 將輸入及輸出墊片(I/Opad)貼在核心電路的周圍如 圖八，設定成GDSII的格式儲存，再用Calibre檢查 電路佈局的設計規則(DRC)，整個晶粒(die)需要通過 晶圓廠的設計規定，圖九是定義封裝腳位用的打線 圖。

圖七、Calibre和Hspice檢查與驗證流程 圖八、電路佈局(含I/Opad) 圖九、I/OPins打線圖 電路測試(Testing) 在下線的同時，國家晶片中心要求報告需要有 測試方法，我們針對電路分成二個測試階段，首先 是手動測試，以指撥開關輸入一組涵蓋錯誤率高的 測試條件（testpattern），簡單做關鍵測試無誤後， 接著設計一個8051測試系統[3]，系統方塊如圖十。

電路在Spice模擬操作頻率約50MHz，實際我們只 用8051產生一個75KHz的系統進行測試。

測試的 方法是採用窮極法(exhaustivemethod)，以8051控制 器將4096個測試條件輸入4-bitALU，然後讀取ALU 產生的結果，和8051直接計算的值做比對，測試電 (4)路的正確性，若4096個結果都正確則通過測試(Pass) 的指示燈亮，其中只要有一個測試條件發生錯誤即 終止測試，並且不通過測試(Fail)的指示燈亮。

圖十、8051測試系統方塊圖 參、結論 製作完成的晶片封裝後其實體如圖十一，為24 pin的雙排腳位(DIP)包裝方式，其晶粒以400倍電 子顯微鏡照相，圖十二可以看到包含輸入、輸出及 金屬層連線，圖十三是核心金屬線的佈局樣式。

8051 自動測試系統電路板如圖十四，4-bitALU無論是手 動指撥開關測試，或是以75KHz的測試頻率進行自 動系統測試，比對其結果皆完全無誤。

未來希望學生設計IC的能力，可以透過簡單的 設計流程被建立起來，更期許將來能結合高速PCB 佈局的課程，使學生有機會可以接受從電路設計、 晶片下線、晶片測試到高速PCB設計等，一系列非 常完整的訓練及學習歷程。

圖十一、24pinsDIP封裝實體 圖十二、晶粒微影照片(含I/O) 圖十三、晶粒微影照片(Core) 圖十四、8051晶片測試系統 參考文獻 書籍： 1.NeilH.EWeste.,DavidHarris.,CMOSVLSI Design–ACircuitsandSystemsPerspective3rd, AddisonWesley. 2.JohnP.Uyemura.,ChipDesignforsubmicron VLSI:CMOSLayoutandsimulation,Thomson. 3.張義和、陳敵北，《例說8051》第二版（新文京 I/OPin Core CoreMetal ALU Decoder 8051 (5)開發出版公司，2005）。

4.SimsonGarfinkel.,DanieiWeise.,Steven Strassmann.,UNIX完全復仇手冊,1996 5.鍾文耀、鄭美珠，《CMOS電路模擬與設計－使 用Hspice》（全華圖書公司，2005）。

網頁資料： 6.國家系統設計晶片中心網站 http://www.cic.org.tw/cic_v13/main.jsp。

APC-basedCircuitDesignFlowfromPhysicalLayouttoTapeOut Tung,Hui-HsiangHaung,Yi-HeLin,Chun-JieLai,Yan-HungChen,Huei-Shin TheDepartmentofElectronicsEngineering Abstract Thisarticledescribesafull-customcircuitdesignflow.ThisflowusesPC-basedTannertoolstoperformcircuit design,circuitsimulationandphysicallayout,andusesWorkstation-basedHspiceforpostlayoutsimulationand Calibrefordesignrulescheck.UsingthisdesignflowwithTSMC0.35ummixed-signal2P4Mpolycideprocess,we completeda4-bitarithmetic-logic-unit(ALU)andadecoderforhexdecimalto7-segmentdisplay.ThesetwoICshave beenfabricatedandtestedtoprovefullyfunctioning. (6) 閱讀更多 數據 Updating... 參考文獻 Updating... Download(PDF-6頁-499.85KB) 相關主題: 相關文件 單晶片無線多媒體資訊家電之設計與製作(III)---總計畫:單晶片無線多媒體資訊家電之設... ThegoalofthisintegratedprojectistodevelopamultimediaSoCwithhigh-speedwirelesscommunicationaccessability..Atfirst,inordertosupportubiquitousinformationaccess,  21   0   2 單晶片無線多媒體資訊家電之設計與製作---子計畫I:應用於系統單晶片嵌入式LINUX作業系... Inthefirstyearoftheproject,wehavemodifiedtheinitialization,memory,andfilesubsystemsofLinux,andporttheLinuxtotheevaluationboard..Inthisyear(i.e.  6   0   1 單晶片無線多媒體資訊家電之設計與製作---子計畫IV：MPEG-4單晶片無線多媒體通訊系統(... OurnextstepsaretoimprovetheencodinganddecodingratesofourMPEG-4softwareencoderanddecoderbasedontheoptimizedtoolsandspecialinstructionsetsprovidedonARM  5   0   0 多媒體系統晶片設計技術之研究---子計畫一：用於多媒體系統晶片之模組設計與功能協調(... 時脈(clock)子系統(subsystem)和記憶體子系統是超大型積體電路(VLSI)中兩個主要消耗功率的單元。

這個功率消耗領先的情況會隨著  4   0   0 多媒體系統晶片設計技術研究---子計畫五：系統晶片上系統驗證之研究 [Wan01-3]Chun-YaoWang,Shing-WuTungandJing-YangJou,“OnGenerationoftheMinimumPatternSetforDataPathElementsinSoCDesignVerificationBasedonPortOrderFault  5   0   0 用於軟體無線電基頻處理之系統晶片設計技術---子計畫IV：OFDMFFT架構下軟體無線電訊... Coefficientusagestatesforthesplit-radix2/4FFTalgorithmcanbeclassifiedastwomodes:mode0indicatesthatalldataareininitialstateorthedataarefrom  26   0   0 用於軟體無線電基頻處理之系統晶片設計技術---子計畫IV：OFDMFFT架構下軟體無線電訊... Discretecosinetransform(DCT)isawell-knowntechniquewidelyusedinimageprocessing.ComparedwithDFT,DCTcanreducehigh-frequencycomponentsinthetransformdomainby  33   0   0 用於軟體無線電基頻處理之系統晶片設計技術---子計畫V：針對無線通訊上佈局驅動的資料... 在乘法器中的partialproduct的產生,會有相當多的gate會需要同一條訊號來推動,這時候bufferinserting就會非常重要,但是buffer  16   0   0 用於軟體無線電基頻處理之系統晶片設計技術---子計畫V：針對無線通訊上佈局驅動的資料... LocalResultofFWSolveInitialWordlengthProblemSQNRofPW>=InputSQNRSolveSQNRInsufficiencyProblemFWNoYesNoSolutionMWMWMW=IWComputationofPreliminary  7   0   0 用於軟體無線電基頻處理之系統晶片設計技術---總計劃(I) However,intheDVB-Tsystem,thesymbolsynchronization,thefractionalfrequencyoffsetdetection,theintegralfrequencyoffsetdetectionandtheframe  21   0   1 用於軟體無線電基頻處理之系統晶片設計技術-子計畫五：針對無線通訊上佈局驅動的資料... LocalResultofFWSolveInitialWordlengthProblemSQNRofPW>=InputSQNRSolveSQNRInsufficiencyProblemFWNoYesNoSolutionMWMWMW=IWComputationofPreliminary  17   0   0 考量晶片封裝共同設計時的區域輸入輸出緩衝器線路重佈繞線實作 TheRDLroutingproblemisconnectedbetweenchipdomainandpackagedomain,whichmeansthattheresultoftheRDLroutingproblemhasstronginfluenceson  4   0   1 相關文件 單晶片IC設計電子密碼鎖  29   0   71 實況程式設計影片輔助程式設計學習  189   0   3 單晶片多處理機設計之研究---子計畫III：單晶片多處理機可程式實驗平台之設計與實現(I...  5   0   0 單晶片多處理機設計之研究---子計畫三：單晶片多處理機可程式實驗平台之設計與實現(II...  5   0   0 單晶片寬頻無線通訊系統設計技術之研究---子計畫IV:單晶片系統上佈局驅動的資料路徑編...  4   0   0 單晶片寬頻無線通訊系統設計技術之研究---子計畫V：無線多媒體傳輸與基頻電路設計之研...  5   0   1 單晶片無線多媒體資訊家電之設計與製作(III)---子計畫I:應用於系統單晶片嵌入式LINUX...  26   0   0 單晶片無線多媒體資訊家電之設計與製作(III)---子計畫III:頻射傳收系統整合設計環境及...  11   0   0 單晶片無線多媒體資訊家電之設計與製作(III)---子計畫IV:MPEG-4單晶片無線多媒體通訊...  28   0   0 單晶片無線多媒體資訊家電之設計與製作(III)---總計畫:單晶片無線多媒體資訊家電之設...  21   0   2 單晶片無線多媒體資訊家電之設計與製作---子計畫I:應用於系統單晶片嵌入式LINUX作業系...  6   0   1 單晶片無線多媒體資訊家電之設計與製作---子計畫IV：MPEG-4單晶片無線多媒體通訊系統(...  5   0   0 多媒體系統晶片設計技術之研究---子計畫一：用於多媒體系統晶片之模組設計與功能協調(...  4   0   0 多媒體系統晶片設計技術研究---子計畫五：系統晶片上系統驗證之研究  5   0   0 用於軟體無線電基頻處理之系統晶片設計技術---子計畫IV：OFDMFFT架構下軟體無線電訊...  26   0   0 用於軟體無線電基頻處理之系統晶片設計技術---子計畫IV：OFDMFFT架構下軟體無線電訊...  33   0   0 用於軟體無線電基頻處理之系統晶片設計技術---子計畫V：針對無線通訊上佈局驅動的資料...  16   0   0 用於軟體無線電基頻處理之系統晶片設計技術---子計畫V：針對無線通訊上佈局驅動的資料...  7   0   0 用於軟體無線電基頻處理之系統晶片設計技術---總計劃(I)  21   0   1 用於軟體無線電基頻處理之系統晶片設計技術-子計畫五：針對無線通訊上佈局驅動的資料...  17   0   0 考量晶片封裝共同設計時的區域輸入輸出緩衝器線路重佈繞線實作  4   0   1 高速IC電源導線佈線和電容設計方法對板級電磁干擾影響探討  3   0   1 十字型微流體生醫晶片微管道與雙T字型微流體生醫晶片微管道之設計與數值模擬分析  7   0   0 顯示更多