邏輯設計筆記序向篇: Latch (電栓) 與Flip-Flop (正反器)

正反器中又以JK 與D 正反器最常用, T 正反器可由JK 正反器製作, 因此標準TTL IC 中可找到許多JK 與D 正反器, 找不到T 正反器. 基本的Latch 可用兩個NAND ... 2019年6月10日星期一 邏輯設計筆記序向篇:Latch(電栓)與Flip-Flop(正反器) 這個月為了邏輯設計授課努力打了200多頁簡報,為了查閱方便整理在此,同時也讓我的外籍學生們可利用Google翻譯以母語複習上課內容.由於本次協同授課負責序向邏輯部分,因此先整理序向邏輯,組合邏輯以後有機會再整理.雖然說現在設計IC大都改用VHDL或Verilog語言了,但學習這些硬體描述語言之前,還是要有邏輯電路的基本觀念才行. 以下筆記參考了如下幾本書: 數位邏輯設計附實習第三版(楊豐瑞,陳福春,旗標出版) 最新數位邏輯電路設計第三版(劉紹漢等,全華全華) 數位邏輯設計第三版(黃慶璋,全華出版) 楊豐瑞與劉紹漢這兩本是向母校高科大借的,其餘都是借自市圖. 以下會用到的標準TTLIC規格與接腳圖參考: # http://www.nteinc.com/specs/7400to7499/pdf/ # http://dw.hanbit.co.kr/exam/1600/AppendixB_TTL_IC_Databook.PDF 序向邏輯課程基本上依序可分成下列四大部分: Latch與Flip-Flop(正反器) Register(暫存器) Counter(計數器) FiniteStateMachine(有限狀態機) 其中Register與Counter是可調換教學順序的,不過我認為先教暫存器比較好,因為Register與Counter 實際上都是有限狀態機,但上完計數器直接進入有限狀態機感覺比較接得上. 序向邏輯電路的基本元件是Latch(電栓)與Flip-Flop(正反器),其中正反器是主角,大部分應用都採用正反器,Latch由於有Racing問題要避開較少用.正反器中又以JK與D正反器最常用,T正反器可由JK正反器製作,因此標準TTLIC中可找到許多JK與D正反器,找不到T正反器. 基本的Latch可用兩個NAND閘來建構,稱為NANDLatch,這是Activelow邏輯(low啟動)電栓,因此兩個輸入/S與/R前面有個/,亦即低態時設置(set,Q=1)或重設(reset,/Q=1),其電路結構與功能表(functiontable)如下: 也可以用兩個NOR閘來建構,稱為NORLatch,這是Activehigh邏輯(high啟動)電栓,亦即高態時設置(set,Q=1)或重設(reset,/Q=1),其電路結構與功能表(functiontable)如下: 可見不論是NAND或NORlatch,其電路組態都是以交互回授(crossfeedback)來組成所謂的雙穩態(bi-stable)結構,兩個輸出(Q,/Q)基本上會在0與1之間切換狀態(set或reset)或者保存狀態(Nochange),此特性讓Latch具有記憶(memory)的功能. 不過四個輸出狀態中有一個是不允許的狀態(notallowed),對於NANDlatch來說/S=0與/R=0是不允許的輸入,因為這會強迫Q與/Q都進入high(1)狀態;而對於NORlatch來說S=1與R=1是不允許的輸入,因為這會強迫Q與/Q都進入high(1)狀態,這不允許的狀態除了會讓Q與/Q失去反相對比的功能外,當離開此狀態時還會出現邏輯閘的競賽現象(racing),導致Q與/Q的狀態無法預測. 對於NANDlatch而言,當/S=0與/R=0時Q與/Q都會進入high(1)狀態; 若/S與/R同時回到high(1),則兩個NAND閘照理都要輸出0,不過這時反應較快的NAND在輸出0後會回授去抑制另一個NAND閘使其仍輸出1,於是兩個NAND就像是在比賽一樣,所以稱為Racing現象.由於哪一個反應會較快是無法預測的,導致Q與/Q狀態無法預測,因此/S=0與/R=0對NANDlatch是不允許的輸入,如下面波形圖所示: 同樣地,對於NORlatch而言,當S=1與R=1時Q與/Q都進入low(0)狀態,當S與R同時回到0時,兩個NOR閘都要輸出1,反應較快的NOR在輸出1後會回授抑制另一個NOR閘使其仍輸出0.由於哪一個反應會較快是無法預測的,導致Q與/Q狀態無法預測,因此S=1與R=1對NORlatch來ㄕㄨㄛ是不允許的輸入,如下面波形圖所示: 競賽情況下何者勝出取決於邏輯閘電路的傳遞延遲(propagationdelay),這是邏輯閘從輸入變化到輸出改變狀態所需要的時間延遲,有TPLH與TPHL兩種,分別表示輸出從Low變High以及從High變Low所需的時間: 例如標準TTLIC中7400是一顆包含4個NAND閘的IC,從規格書(datasheet)中可查知其TPLH 典型值為9ns;而 TPHL 典型值為10ns: 參考NTE公司的74LS00規格書: # http://www.nteinc.com/specs/7400to7499/pdf/nte74LS00.pdf 如果用7400來製作NANDlatch,則競賽的結果就要看哪一個 NAND閘的TPHL 延遲較短.相反地,如果使用NOR閘來製作latch,則競賽結果就要看哪一個NOR閘的TPLH 較短. 下面範例使用一個7400來製作NANDlatch,使用其中的兩個來建構latch,另外兩個則用來做成反相器,以便將activelow的/S與/R輸入轉成activehigh的S與R: 其等效電路圖與範例波形圖如下: 可見經過前置反相器後,此latch電路的functiontable變成與NORlatch一樣(等於一個NORlatch,事實上它們是等效的),亦即S=1與R=1為不允許的輸入.所以以下將一律用NAND閘來製作latch. 也有現成的NANDlatch標準IC可用,例如74279便是一個含有4個NANDlatch的IC,其接腳與電路圖如下: 可見由於接腳數的限制此IC並未將/Q接出.參考: # http://www.nteinc.com/specs/7400to7499/pdf/nte74LS279.pdf 上面不管是NAND或NORlatch,輸入信號S,R或/S,/R都要小心不要同時為1(NORlatch)或同時為0(NANDlatch)以避免競賽問題.是否可以將此限制局限於一個較為短暫的時間內而不是整個時間軸呢? 從上面7400這個例子可以獲得一個啟發,我們可以將第一級的NAND閘各取出一個輸入接在一起成為控制輸入C,只有在控制輸入C=1時S與R才能獲准進入NANDlatch,此期間內S與R才需要避免同時為high(1),在C=0時S與R則不受限制,稱為GatedNANDlantch或ControlledNANDlatch: 從functiontable可知,此受控之latch有兩個nochange情況,當C=0時,第一級的兩個NAND閘都輸出1使得後級的NANDlatch保存目前狀態不變.另一個nochange情況是C=1且S=R=1,同樣使第一級NAND閘都輸出1而讓後級的NANDlatch保存目前狀態不變,範例波形圖如下: 這個控制輸入C其實就是後面要介紹的時鐘信號(clock)雛形,這是驅動同步系統運作的心跳(heartbeat). 不過上面這個GatedSRlatch還是有不允許的輸入C=R=S=1存在,雖然已經被限縮在C=1期間,但仍有發生競賽情況的可能.避免這種情況的一個辦法是利用反相器讓進入第一級NAND閘的輸入永遠不會同時為high(1),這種latch稱為GatedDlatch或ControlledDlatch: 從functiontable可知當C=0時第一級NAND閘都被迫輸出high(1),所以不管D輸入甚麼,後級的NANDlatch都不受影響,而保存現在的狀態.當C=1時,第一級NAND閘都被致能,若D=0,則/S=1,/R=0,後級的NANDlatch被重置為Q=0.反之若D=1,則則/S=0,/R=1,後級的NANDlatch被設置為Q=1,範例波形圖如下: 可見Dlatch已經徹底消除了競賽情況. 常用的DlatchIC例如7475,此IC包含四個Dlatch,但可能是接腳數目限制,其控制輸入是兩兩一組共用一個,亦即只有兩個控制輸入Enable1-2與Enable3-4,其接腳圖如下: 參考: # http://www.nteinc.com/specs/7400to7499/pdf/nte74LS75.pdf 上面所介紹的latch全部都是運作在high-low位準上,其實這也是分別latch與flip-flop的關鍵,亦即: latch:以輸入信號的位準觸發記憶狀態改變 flip-flop:以輸入信號的變化(上升下降)觸發記憶狀態改變 觸發flip-flop記憶狀態改變的信號被稱為clock(時鐘信號).在邏輯電路中,觸發型態(triggertype)共有如下四種: 如何偵測信號的上升(rising)與下降(falling或trailing)緣呢?最簡單的偵測電路是利用propagationdelay原理來製作,偵測上升緣的邏輯電路如下: 此電路利用一個反相器產生/CLK信號,此反相信號需要一個NOT閘的傳遞延遲時間才會到達AND閘輸入端,於是兩個輸入只有一個NOT閘TPHL  的期間同時為high(1),因此AND的結果產生寬度為一個NOT閘TPHL 的脈衝,它標誌著CLK信號的上升緣. 只要將上升緣偵測電路中的AND閘改成NOR閘即變成偵測下降緣的邏輯電路,如下圖所示: 此電路的反相器傳播延遲使得進入NOR閘的信號不同時,而NOR閘只在兩個輸入均為low(0)時才會輸出high(1),因此會在CLK的下降緣附近產生一個寬度為NOT傳遞延遲時間TPLH 的正脈衝. 利用此傳遞延遲現象製作之上下緣脈衝產生器就可用來建構最簡單的D正反器(Dflip-flop),其電路圖,功能表,以及範例波形圖如下: 可見CLK信號經過上升緣偵測電路後產生一個傳遞延遲寬度的脈波C,此脈波的high位準部分會讓D輸入通過第一級NAND進入後級的NANDlatch中儲存,所以Q與/Q輸出都是在CLK的上升緣才會轉變狀態,這是同步系統的基礎.Dflip-flop中的邊緣偵測器若改為下降緣偵測電路的話,則Q與/Q將於CLK的下降緣才會轉變狀態,這種正反器會在CLK輸入端以一個小圓圈表示,如下圖所示: 從D正反器的functiontable可知,D輸入值會在CLK上升緣的時候被存入Q中,而在CLK=0,1或下降緣時維持狀態不變(不動作),亦即Dflip-flop主要是工作在set與reset兩種狀態,若聚焦於輸入輸出關係,其functiontable可摘要成下表: 其中Qn+1表示D正反器的下一個狀態(nextstate)等於D輸入.通常我們用 Qn 表示現在的狀態(presentstate);而用Qn+1 表示下一個狀態(nextstate). 除了被CLK同步的輸入信號外,正反器還有兩個常見的輸入:/PRE與/CLR,其中/PRE用來預設(preset)正反器輸出Q為high(1);而/CLR則用來重設(reset)正反器輸出Q為low(0).它們通常是activelow(低態動作)且為非同步輸入(立即影響輸出),電路圖如下: 從functiontable可知,/PRE與/CLR不可以同時為low(0),因為對NANDlatch而言會造成racing競賽現象.當/PRE=0且/CLR=1時,不管輸入D與CLK為何,輸出Q會被預設為high(1);當/PRE=1且/CLR=0時,不管輸入D與CLK為何,輸出Q會被重設為low(0).其餘與上面D正反器的功能相同,範例波形圖如下: 含/PRE與/CLR的D正反器電路符號如下所示,左邊為上升緣動作,右邊則為下降緣動作: 標準TTLIC中常見的D正反器例如14腳的7474(2個D正反器)與16腳的74175(4個D正反器),兩個都是上升緣觸發,但74175只有/CLR沒有/PRE,而7474則都有: 參考: # http://www.nteinc.com/specs/7400to7499/pdf/nte74LS74A.pdf # http://www.nteinc.com/specs/7400to7499/pdf/nte74LS175.pdf 在序向電路設計中另一個常用的正反器是JK正反器,與D正反器採用反相輸入以避免競賽現象不同的是,JK正反器利用雙重回授與邊緣觸發等技術將SRlatch中的競賽情況(例如NORlatch中的S=R=1)轉變為Toggle功能(狀態交替反轉),據說命名為JK是為了紀念德州儀器公司發明積體電路的工程師JackKilby,參考: # WhatisthemeaningofJKflipflop'sJandK? 不過在探討JK正反器之前,先來看看它的雛型,也就是雙重回授的SRlatch,電路圖如下: 可見這是前面GatedSRlatch的變形,NAND閘G1與G2分別從/Q與Q輸出回授至其輸入端,與SRlatch形成雙重回授,功能上與上面的GatedSRlatch一樣,因此很不幸的,這個電路有跟競賽一樣麻煩的問題,就是震盪,如下面範例波形圖所示: 在上圖的最後部分,當Q=0(/Q=1),J=K=C=1時,因/Q=1,因此G1閘會輸出/S=0,但G2閘則會因Q=0而仍輸出/R=1,這使得後級的SRlatch被設置為Q=1,/Q=0,這個轉態會被回授到第一級的G1與G2,若這時J=K=C=1仍然存在,則G1會因為/Q=0回授而輸出/S=1;而G2則會因為Q=1回授而輸出/R=0,導致後級NANDlatch被reset為Q=0與/Q=1,如果J=K=C=1的情況一直存在,則這種因為雙重回授造成的set-reset-set-reset...循環會持續下去而形成震盪. 解決此問題的方法是在Q與/Q的轉態信號回授到第一級NAND閘之前讓C回到low(0)阻斷回授即可. 一個簡單的方法是使用上面D正反器的Edgedetector電路讓C變成high位準極短的脈波,這樣J=K=1造成的轉態回授到G1與G2時C已經變成low(0),回授被阻斷就不會震盪了,其電路圖與functiontable如下所示: 注意,雖然J=K=C=1造成的震盪被阻斷,但是若J=K維持在high(1),則下一次上升緣時輸出Q會持續轉態(0變1,1變0),稱為toggle(交替轉態)現象,如下面的範例波形圖所示: 可見震盪雖然被edgedetector電路的短脈波阻止了,但其實這種雙回授電路的震盪本質還是存在,只是化身為與CLK同步的震盪而已.J=K=1時的toggle現象本身就是一種震盪,可以說它是受到CLK規範的震盪,而上面的雙回授SRlatch的震盪現象卻是由兩級NAND閘之propagationdelay決定的震盪. JK正反器電路符號如下所示: 上面的JK正反器functiontable描述上升緣觸發正反器之功能,而用於序向電路設計之較一般化的functiontable則如下所示: 標準TTLIC中常用的JK正反器例如74109(下降緣動作)與74112(上升緣動作),兩者都是16隻腳且都內含兩個具有/PRE與/CLR的JK正反器: 參考: # http://www.nteinc.com/specs/7400to7499/pdf/nte74LS109A.pdf # http://www.nteinc.com/specs/7400to7499/pdf/nte74LS112A.pdf 最後一種正反器稱為T正反器,它只有一個輸入T,當T=0時保持狀態不變,當T=1時則轉態,亦即像J=K=1時的JK正反器一樣地toggle,這也是被稱為T正反器的原因.T正反器常用在計數器,特別是漣波計數器(ripplecounter)中.不過這種正反器並沒有做成標準IC,因為它可以用JK或D正反器製作,其等效電路圖,functiontable,以及範例波形圖,電路符號如下: 可見T正反器功能非常單純,T=0時維持狀態不變,而T=1時就Toggle,其上下源動作之電路符號如下:   不考慮觸發型態的話,T正反器的functiontable如下: 以上便是在學習序向電路設計之前必須了解的latch與flip-flop基本知識. 2020-04-25補充: 今天找RLC串聯電路資料時偶然逛到松山工農林世偉老師的網站,值得參考: # 象棋魂林世偉網站 張貼者： 小狐狸事務所 於 6/10/201904:21:00下午 以電子郵件傳送這篇文章 BlogThis！ 分享至Twitter 分享至Facebook 標籤： 硬體 , 邏輯設計 沒有留言 : 張貼留言 較新的文章 較舊的文章 首頁 訂閱： 張貼留言 ( Atom ) 總網頁瀏覽量 小狐狸事務所 載入中… 訂閱 發表文章 Atom 發表文章 留言 Atom 留言 Translate 聯絡表單 名稱 以電子郵件傳送 * 訊息 * 網誌存檔 ►  2022 ( 224 ) ►  七月 ( 10 ) ►  六月 ( 31 ) ►  五月 ( 35 ) ►  四月 ( 42 ) ►  三月 ( 41 ) ►  二月 ( 39 ) ►  一月 ( 26 ) ►  2021 ( 453 ) ►  十二月 ( 28 ) ►  十一月 ( 38 ) ►  十月 ( 43 ) ►  九月 ( 47 ) ►  八月 ( 36 ) ►  七月 ( 25 ) ►  六月 ( 38 ) ►  五月 ( 30 ) ►  四月 ( 35 ) ►  三月 ( 37 ) ►  二月 ( 41 ) ►  一月 ( 55 ) ►  2020 ( 483 ) ►  十二月 ( 42 ) ►  十一月 ( 33 ) ►  十月 ( 35 ) ►  九月 ( 43 ) ►  八月 ( 35 ) ►  七月 ( 30 ) ►  六月 ( 46 ) ►  五月 ( 46 ) ►  四月 ( 39 ) ►  三月 ( 48 ) ►  二月 ( 48 ) ►  一月 ( 38 ) ▼  2019 ( 459 ) ►  十二月 ( 38 ) ►  十一月 ( 39 ) ►  十月 ( 34 ) ►  九月 ( 34 ) ►  八月 ( 27 ) ►  七月 ( 50 ) ▼  六月 ( 38 ) 2019年第26周記事 市圖還書16本 MicroPythononESP32尚未支援藍芽 購買WD2.5吋4TB行動硬碟 購買4GTF卡 購買MicroUSB傳輸線 MicroPythononESP32學習筆記(一):燒錄韌體 好書:Python程式設計與人工智慧入門：使用DJITello和MicrosoftA... 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Arduino串列埠測試(UART) 今天要下午才進辦公室,早上都在家,所以研究測試了一下Arduino的串列埠,紀錄整理如下.所謂串列埠是源自IBMPC的RS-232通訊協定,也就是個人電腦後面的COM埠(9針公座DB-9),現在新的桌上型電腦與筆電大都沒有接出COM埠了,... GooglePlay安裝或更新App一直顯示"正在等待下載"問題 最近我的Note8手機要更新Yahoo股市App時一直顯示 "正在等待下載",但是進度條卻不動:我按GooglePlay左上角的三條槓選"設定",點"應用程式下載偏好設定"改... Python內建GUI模組tkinter測試(一):建立視窗 最近因為玩樹苺派的關係,接觸到Python內建的GUI開發模組Tkinter(意思是TkInterface),初步覺得比用Java的Swing還要來得容易,因此就來學看看唄!Tk原先是為Tcl語言所開發的GUI套件,因為是T... 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