圖5-18 利用7483的BCD加法器電路
文章推薦指數： 80 %
兩個BCD相加時，最大為9+9+1（前級進位）＝19，當和為0～9時兩者均相同，大於9就有差異產生，由於加法器都是用二進制碼的方式運算，因此，若要符合BCD碼的格式，總合 ...
第二節：BCD加法器
１.２.３.４.５.６.７.８
兩個BCD相加時，最大為9+9+1（前級進位）＝19，當和為0～9時兩者均相同，大於9就有差異產生，由於加法器都是用二進制碼的方式運算，因此，若要符合BCD碼的格式，總合超過９時就必須適度調整，簡單來說就是加上６。
圖
5-18利用7483的BCD加法器電路
延伸文章資訊
- 1實驗六加法器
我們發現二者完全相同，因此XOR gate 就可以作為基本之加法器，但是此加法器並無法 ... 以上所做之實驗僅為簡單之2 位元加法電路，現在利用IC 7483 來完成一個4 位元之.
- 28.1 加法器 - 數位邏輯學-第八章
電路方塊圖. P5-4.gif (5232 bytes). 邏輯符號. P6-1.gif (2498 bytes). IC7483接腳圖（四位元平行加法器）. P6-2.gif (1646 by...
- 3ALU電路 - 數位邏輯設計實驗結報
8-bit 7483 加減法器的原理如下: Su為加/減法的選擇輸入；當Su = Low時，B之值不受影響，故輸出為A + B， ...
- 4圖5-18 利用7483的BCD加法器電路
兩個BCD相加時，最大為9+9+1（前級進位）＝19，當和為0～9時兩者均相同，大於9就有差異產生，由於加法器都是用二進制碼的方式運算，因此，若要符合BCD碼的格式，總合 ...
- 574ls83 7483 BCD 加法器(購物需滿150元才出貨)
